Cadence 发布基于台积电 N4P 工艺的下一代 112G 扩展长距离 SerDes IP，加快超大规模系统级芯片设计
内容提要
● 基于 DSP 的灵活速率 SerDes IP 已针对 PPA 进行优化，适用于下一代云网络、AI/ML 和 5G 无线应用
● 新架构提供卓越的 ELR 性能，能实现有损信道和反射信道的系统稳定性
● 该 IP 支持 ELR、LR、MR 和 VSR 应用，并在不同的信道上提供灵活的功耗节省能力
中国上海，2023 年 4 月 25 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日发布基于台积电 N4P 工艺的 112G 超长距离（112G-ELR）SerDes IP，该 IP 适用于超大规模 ASIC、人工智能/机器学习（AI/ML）加速器、交换架构系统级芯片（SoC）和 5G 无线基础设施。 超长距离 SerDes PHY 支持 43db 的插入损耗（IL），比特误码率为 10 e-7 ，从而提供超出长距离标准规范的额外性能裕度，并可为开放箱式平台以及较长直连铜（DAC）电缆的有损信道和反射信道提供卓越的系统稳定性。
基于台积电 N4P 工艺（台积电 5nm 技术平台的性能增强版）的 Cadence ® 112G-ELR SerDes PHY IP 采用业界领先的基于数字信号处理器（DSP）的 SerDes 架构，配备最大似然序列检测（MLSD）和反射消除技术。
该 SerDes PHY IP 符合 IEEE 和 OIF Long-Reach（LR）标准，同时为 ELR 应用提供了额外的性能裕度。优化的功耗、性能和面积非常适合不同的用户场景，包括高端口密度应用。
除了 ELR 和 LR 信道外，该 IP 还支持中距离（MR）和极短距离（VSR）应用，在不同的信道上提供灵活的功耗节省能力。支持的数据速率从 1G 到 112G 不等，采用 NRZ 和 PAM4 信号，可通过背板、直连电缆（DAC）、芯片到芯片和芯片到模块信道实现可靠的高速数据传输。
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“基于台积电 N4P 工艺的 Cadence 112G-ELR IP 显著提升了芯片性能，将使我们的共同客户受益，依托不断进步的 Cadence IP 解决方案和台积电先进工艺技术，帮助他们应对设计挑战，” 台积电设计基础设施管理部负责人 Dan Kochpatcharin 说道，“我们与 Cadence 的最新合作促进了超大规模、人工智能/机器学习、5G 基础设施和其他应用的新技术开发。”
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“我们基于台积电 N4P 解决方案的下一代 112G-ELR SerDes 为客户应用提供卓越的性能裕度和系统稳定性，” Cadence 公司全球副总裁兼 IP 事业部总经理 Sanjive Agarwala 说道，“我们与领先的超大规模和数据中心客户紧密合作，十分了解严苛的行业要求，因此开发出增强架构，可改善 112G SerDes 的所有关键参数。我们基于台积电 N4P 工艺的 112G-ELR SerDes 解决方案进一步巩固了我们在为超大规模数据中心提供高性能连接 IP 方面的领导地位。此外，客户还可以获得台积电 N4P 工艺带来的相关技术优势。”
Cadence 目前在台积电 N4P 测试芯片上包含了 112G-ELR，展现出强大的性能。基于台积电 N4P 工艺的 Cadence 112G-ELR SerDes 解决方案现已面向客户推出，有不同版本可供选择，为公司的 PAM4 SerDes 建立了庞大的客户群。基于台积电 N4P 工艺的 112G-ELR SerDes PHY IP 是 Cadence IP 产品组合的一部分，支持 Cadence 智能系统设计（Intelligent System Design ™ ）战略，该战略可实现卓越的先进节点 SoC 设计。
有关 112G-ELR SerDes 的更多信息
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www.cadence.com/go/112gelr
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关于 Cadence
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