STM32F427 internal crystal initialization

void SystemHSIInit(void)  

{  

  /* FPU settings ------------------------------------------------------------*/  

  #if (__FPU_PRESENT == 1) && (__FPU_USED == 1)  

    SCB->CPACR |= ((3UL << 10*2)|(3UL << 11*2));  /* set CP10 and CP11 Full Access */  

  #endif  

  /* Reset the RCC clock configuration to the default reset state ------------*/  

  /* Set HSION bit */  

  RCC->CR |= (uint32_t)0x00000001;  

  /* Reset CFGR register */  

  RCC->CFGR = 0x00000000;  

  /* Reset HSEON, CSSON and PLLON bits */  

  RCC->CR &= (uint32_t)0xFEF6FFFF;  

  /* Reset PLLCFGR register */  

  RCC->PLLCFGR = 0x24003010;  

  /* Reset HSEBYP bit */  

  RCC->CR &= (uint32_t)0xFFFBFFFF;  

  /* Disable all interrupts */  

  RCC->CIR = 0x00000000;  

#if defined(DATA_IN_ExtSRAM) || defined(DATA_IN_ExtSDRAM)  

  SystemInit_ExtMemCtl();   

#endif /* DATA_IN_ExtSRAM || DATA_IN_ExtSDRAM */  

  /* Configure the System clock source, PLL Multiplier and Divider factors,  

     AHB/APBx prescalers and Flash settings ----------------------------------*/  

    {  

   /******************************************************************************/  

    /*            PLL (clocked by HSE) used as System clock source                */  

    /******************************************************************************/  

      __IO uint32_t StartUpCounter = 0, HSEStatus = 0;  

      /* Enable HSI */  

      RCC->CR |= ((uint32_t)RCC_CR_HSION);  

      /* Wait till HSE is ready and if Time out is reached exit */  

      do  

      {  

        HSEStatus = RCC->CR & RCC_CR_HSIRDY;  

        StartUpCounter++;  

      } while((HSEStatus == 0) && (StartUpCounter != HSI_STARTUP_TIMEOUT));  

      if ((RCC->CR & RCC_CR_HSIRDY) != RESET)  

      {  

        HSEStatus = (uint32_t)0x01;  

      }  

      else  

      {  

        HSEStatus = (uint32_t)0x00;  

      }  

      if (HSEStatus == (uint32_t)0x01)  

      {  

        /* Select regulator voltage output Scale 1 mode */  

        RCC->APB1ENR |= RCC_APB1ENR_PWREN;  

        PWR->CR |= PWR_CR_VOS;  

        /* HCLK = SYSCLK / 1*/  

        RCC->CFGR |= RCC_CFGR_HPRE_DIV1;  

       /* PCLK2 = HCLK / 2*/  

        RCC->CFGR |= RCC_CFGR_PPRE2_DIV2;  

        /* PCLK1 = HCLK / 4*/  

        RCC->CFGR |= RCC_CFGR_PPRE1_DIV4;  

        /* Configure the main PLL */  

        RCC->PLLCFGR = 16 | (336 << 6) | (((2 >> 1) -1) << 16) |  (RCC_PLLCFGR_PLLSRC_HSE) | (7 << 24);  

        /* Enable the main PLL */  

        RCC->CR |= RCC_CR_PLLON;  

        /* Wait till the main PLL is ready */  

        while((RCC->CR & RCC_CR_PLLRDY) == 0)  

        {  

        }  

        /* Enable the Over-drive to extend the clock frequency to 180 Mhz */  

        PWR->CR |= PWR_CR_ODEN;  

        while((PWR->CSR & PWR_CSR_ODRDY) == 0)  

        {  

        }  

        PWR->CR |= PWR_CR_ODSWEN;  

        while((PWR->CSR & PWR_CSR_ODSWRDY) == 0)  

        {  

        }        

        /* Configure Flash prefetch, Instruction cache, Data cache and wait state */  

        FLASH->ACR = FLASH_ACR_PRFTEN | FLASH_ACR_ICEN |FLASH_ACR_DCEN |FLASH_ACR_LATENCY_5WS;  

        /* Select the main PLL as system clock source */  

        RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));  

        RCC->CFGR |= RCC_CFGR_SW_PLL;  

        /* Wait till the main PLL is used as system clock source */  

        while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS ) != RCC_CFGR_SWS_PLL);  

        {  

        }  

      }  

      else  

      { /* If HSE fails to start-up, the application will have wrong clock 

             configuration. User can add here some code to deal with this error */  

      }  

    }  

  /* Configure the Vector Table location add offset address ------------------*/  

  SCB->VTOR = FLASH_BASE | 0x00; /* Vector Table Relocation in Internal FLASH */  

}