Controlling EMI radiation through PCB layer stacking design

              Controlling EMI radiation through PCB layered stacking design Controlling EMI radiation through PCB layered stacking design There are many ways to solve EMI problems. Modern EMI suppression methods include: using EMI suppression coatings, selecting appropriate EMI suppression components and EMI simulation design. This article starts with the most basic PCB layout and discusses the role and design techniques of PCB layered stacking in controlling EMI radiation. The power busbar reasonably places capacitors of appropriate capacity near the power pins of the IC, which can make the IC output voltage jump faster. However, the problem does not end there. Due to the limited frequency response characteristics of the capacitor, it makes it impossible for the capacitor to generate the harmonic power required to drive the IC output cleanly over the full frequency band. In addition, the transient voltage formed on the power busbar will form a voltage drop across the inductor of the decoupling path. These transient voltages are the main source of common-mode EMI interference. How should we solve these problems? As far as the IC on our circuit board is concerned, the power layer around the IC can be regarded as an excellent high-frequency capacitor, which can collect the energy leaked by the discrete capacitor that provides high-frequency energy for clean output. In addition, the inductance of a good power layer should be small, so that the transient signal synthesized by the inductance is also small, thereby reducing common-mode EMI. [pic] Of course, the connection from the power layer to the IC power pin must be as short as possible, because the rising edge of the digital signal is getting faster and faster, and it is best to connect directly to the pad where the IC power pin is located, which is another discussion. In order to control common-mode EMI, the power layer should help decoupling and have a sufficiently low inductance. This power layer must be a pair of well-designed power layers. Some people may ask, how good is good? The answer to the question depends on the layering of the power supply, the material between the layers, and the operating frequency (i.e., the function of the IC rise time). Usually, the spacing of the power layer is 6mil, and the interlayer is FR4 material, then the equivalent capacitance of the power layer per square inch is about 75pF. Obviously, the smaller the layer spacing, the greater the capacitance. There are not many devices with a rise time of 100 to 300ps, but according to the current development speed of IC, devices with a rise time in the range of 100 to 300ps will occupy a high proportion. For circuits with 100 to 300ps rise times, 3mil layer spacing will no longer be suitable for most applications. At that time, there are...