Application of Convolutional Codes in CDMA2000 and FPGA Implementation of Its Decoder

When digital information is transmitted in a noisy channel, it is affected by noise and bit errors are always inevitable. According to Shannon\'s information theory, as long as Es/N0 is large enough, an arbitrarily small bit error rate can be achieved. Error control coding, namely channel coding technology, can effectively reduce the bit error rate under certain Es/N0 conditions. According to the different ways of processing information elements, channel coding is divided into two categories: block code and convolutional code. The k0 and n0 of convolutional codes are small, which makes it easier to achieve optimal decoding and quasi-optimal decoding. Convolutional codes are widely used and have been selected by ITU into the third-generation mobile communication system as a standard channel coding scheme including WCDMA, CDMA2000 and TD-SCDMA. This paper studies the frame structure in the CDMA2000 service channel, analyzes the convolutional code characteristics and the performance limit of Viterbi decoding in the CDMA2000 system, and performs corresponding decoding performance simulation based on the MATLAB platform. We design a general and high-speed Viterbi decoder that can be used in CDMA2000 communication systems. The decoder has the following innovations in design: (1) It adopts a universal code table structure to support variable bit rate; counters, timers and other devices are used in the design of the frame control module and the frequency controller module to realize the data frame processing method with variable frame length and variable data rate. (2) Combining the idea of ​​pipeline structure, four ACS modules are used to run in parallel to speed up data processing; in the ACS module, the storage structure of the path metric value memory is optimized to prevent data reading and writing blocking, shorten the memory reading and writing time, and make the decoder processing faster. (3) In order to prevent the overflow of path metric value and surviving path length, a protection processing strategy is proposed. We also implemented the design results in hardware on the APEXEP20K30E chip. The decoder chip has variable bit rate and frame length processing capabilities, can run under a 40MHZ system clock, and the internal maximum decoding speed can reach 625kbps. The Viterbi decoder hardware structure proposed in this paper has strong versatility and high speed, and can be easily applied to CDMA2000 mobile communication systems.