Network Router Message Exchange Algorithm and Implementation

With the continuous expansion of the scale of the modern Internet, network data traffic has grown rapidly, and traditional routers can no longer meet the switching and routing needs of the network. At present, the new generation of routers generally use switching routing technology. By using the switching backplane to make full use of the public communication link, the utilization rate of the link is effectively improved, and parallel communication of each communication node is possible. The hardware system design combines the characteristics of dedicated network processors and programmable devices, and adopts a modular design method based on ASIC, FPGA, and CPLD hardware structure. The emergence of GSR based on ASIC technology system has greatly improved the performance of routers. However, this router mainly meets the transmission requirements of data services (text, images) and cannot solve the needs of full-service (voice, data, video) data transmission. With the expansion of the network scale, the contradiction is becoming more and more prominent, and the new generation of routers based on network processor technology have theoretically proposed solutions to the problems of GSR. The router implemented based on network router technology adopts the hardware implementation of switching FPGA chips to route and forward various unicast and multicast data packets inside the router, and realize data communication between the network router and the external data transceiver chip. This paper mainly focuses on the characteristics of the data forwarding process of the router\'s internal switching FPGA chip, analyzes and studies the switching algorithm used by the traditional switching FPGA, and combines the characteristics of the virtual output queue (VOQ) mechanism and the queue arbitration algorithm (RRM) to eliminate the head-of-line blocking caused by the simple FIFO algorithm. According to the actual design of each peripheral interface chip, an iSLIP improved algorithm is given to eliminate the head-of-line blocking in the data forwarding process. According to the differences in the data forwarding process of unicast and multicast data packets in the actual network, a practical solution is given. The utilization of the FPGA\'s external SSRAM packet cache bandwidth, the disorder of data forwarding packets, and the processing flow of the FPGA\'s internal loopback data packets are analyzed and solutions are proposed, which effectively improves the router data exchange performance. According to the implementation method of the algorithm adopted by the design scheme, combined with the functional characteristics and performance requirements of some key modules inside the FPGA, a reasonable allocation scheme for the available BlockRam resources inside the switching FPGA and the design and implementation of some modules are given, which meets the actual design requirements. All processing modules are implemented in the FPGA chip of Xilinx.