A Review of Multi-core Acceleration Technology for Serial Programs

With the advent of the chip multi-core processor (CMP1) era, how to use multi-core to accelerate serial programs has become an urgent problem to be solved. This paper reviews the main research work in this field, introduces our current research status in this field, and summarizes the development law of this field. 1 The advent of the chip multi-core processor era Looking back at the development history of microprocessors, a new generation of processor architecture has been proposed approximately every ten years since 1940 [1]. The development of semiconductor technology and people\'s endless pursuit of performance are important factors driving the development of microprocessor design. More interestingly, the processor architecture has undergone a development process of negation of negation. The processor structure has experienced a spiral development process of simple, complex, simple, and complex: due to the limitations of the device technology at that time, the processor structure in the 1940s and 1950s was very simple; in the 1960s and 1970s, pipelines, vector machines, and memory access hierarchies appeared, which made the processor structure more complex; in the 1980s, the introduction of the RISC architecture greatly simplified the complexity of the processor; subsequently, in order to improve performance, people introduced superscalar, out-of-order execution, and more complex memory hierarchy technologies into the RISC2 architecture, which once again made the processor structure more and more complex. Based on the following four reasons, we believe that processor architecture is now facing new opportunities for change, returning from complexity to simplicity [1, 31].