Phase-Locked Loop FAQs

Phase-locked loop FAQs Phase-locked loop FAQs: 1 Overview of AD\'s phase-locked loop products 2 PLL main technical indicators 21 Phase noise 22 Reference spurious 23 Locking time 3 Common problems in applications 31 Questions related to PLL chip interface 311 What are the requirements for reference crystal oscillator? How do I choose the reference source? 312 Please explain the control timing, level and requirements in detail. 313 When controlling multiple PLL chips, can the serial control line be reused? 314 Please briefly introduce the setting of loop filter parameters 315 Is the loop filter an active filter or a passive filter? 316 What are the requirements of PLL for VCO and how to design the VCO output power divider? 317 How to set the polarity of the charge pump? 318 How to design the lock indication circuit? 319 What are the requirements of PLL for RF input signals? 3110 What are the requirements of PLL chips for power supply? 3111 How to set the VCO center frequency of ADF4360-, which has an internal VCO? 32 Issues related to PLL chip performance 321 Harmonics of phase-locked loop output 322 What are the sources of phase noise in the phase-locked loop system and what are the measures to reduce phase noise? 323 Why is the phase noise performance I measured lower than the expected value of ADSmPLL simulation? 324 What factors determine the phase-locked loop lock time? How to accelerate the lock? 325 Why does my phase-locked loop lose frequency lock when doing high and low temperature tests? 326 In non-frequency hopping (single frequency) applications, what are the restrictions on the highest phase-locked frequency? 327 What is the impact of frequently switching the power supply of the phase-locked loop chip on the phase-locked loop? 33 PLL debugging steps 34 Choose the right PLL chip for your design v 341 What is the basis for evaluating the noise performance of the PLL frequency synthesizer v 342 What is the distribution law of the spurious of the fractional phase-locked loop v 343 Is it better to use fractional division or integer division? v 344 What chips does the phase-locked loop simulation tool ADSmPLL provided by AD support, and what are its advantages? v 35 Several special applications of PLL 351 Frequency division - obtain a high-precision clock reference source 352 PLL, VCO closed-loop modulation, short-range wireless transmission chip 353 PLL, VCO open-loop modulation 354 Demodulation 355 Clock purification----smaller clock jitter (jtter) 356 Clock recovery (Clock Recovery)