pdf

Design of 120MHz High-Speed ​​AD Acquisition Card Based on CPLD

  • 2013-09-22
  • 182.86KB
  • Points it Requires : 1

Design of 120MHz High-speed A/D Acquisition Card Based on CPLD Fadong Xu Zhengjun Zhai High-speed A/D acquisition technology has been increasingly widely used in many fields. This article will discuss in detail the design method of using CPLD technology to implement a 120MHz high-speed A/D acquisition card. The acquisition card has multiple triggering modes including negative delay triggering. It is implemented using CPLD complex programmable logic device (also known as FPGA) EPM7128SQC100-7 and AD\'s high-speed analog-to-digital converter (A/D) AD9054BST-135. EPM7128SQC100-7 contains 128 macro units (or 2500 available gates), and its pin-to-pin shortest transmission delay is 7ns. It uses a single +5V power supply, can be programmed online through the JTAG interface, and has 84 I/O pins available for users (4 of which are dedicated input pins). The device uses PQFP-100 package. Among them, TDI, TDO, TMS, and TCLK are programming pins; GCLK, GOE, GCLEAR, and REDIN are dedicated input pins; VCCINT and VCCIO are connected to +5V power supply; GND is grounded; I/O is user programmable input and output pin. When the I/O pin is used as output, it can be set by the user to three states: 0, 1, and Z.

unfold

You Might Like

Uploader
PKelect
 

Recommended ContentMore

Popular Components

Just Take a LookMore

EEWorld
subscription
account

EEWorld
service
account

Automotive
development
circle

About Us Customer Service Contact Information Datasheet Sitemap LatestNews


Room 1530, 15th Floor, Building B, No.18 Zhongguancun Street, Haidian District, Beijing, Postal Code: 100190 China Telephone: 008610 8235 0740

Copyright © 2005-2024 EEWORLD.com.cn, Inc. All rights reserved 京ICP证060456号 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号
×