Cadence high-speed PCB timing analysis 2

              Cadence High-speed PCB Timing Analysis 2 Cadence High-speed PCB Timing Analysis (2) Ladies and Gentlemen, in the last series, we introduced what is a sequential circuit, two types of timing analysis (synchronous and asynchronous), and described some basic concepts about SDRAM. In this series, we will introduce what is a timing problem and how to ensure the setup and hold time of the receiver. After the signal reaches the receiver through the transmission line, it must meet the two timing parameters of setup time and hold time. They are determined by the characteristics of the receiver itself and can be obtained from the chip data sheet. When the clock edge is valid, the data must have existed for a period of time, which is the setup time (Setup Time) required by the device; and after the clock edge is triggered, the data must continue to be maintained for a period of time in order to be stably read, which is the hold time (Hold Time) required by the device. The duration of the data signal before and after the clock edge is triggered must exceed the setup and hold time respectively, otherwise the receiver may not be able to correctly sample the data. The setup/hold time is the root cause of timing problems. We analyze how to meet the setup and hold time of DSP when DSP reads SDRAM data. No matter what timing mathematical formula you see in which literature, please forget it. We never need to memorize any mathematical formulas by heart. What we need is a smart analytical mind. Figure 6 shows the timing of DSP reading SDRAM data. Obviously, DSP samples data at the rising edge of ECLKOUT. Time 6 and time 7 in Figure 6 are the setup and hold time respectively. According to the TMS320C6713 data manual, the minimum setup time is 1.5ns and the minimum hold time is 2.5ns. Figure 6 Timing of TMS320C6713 reading SDRAM data When DSP reads SDRAM data, SDRAM puts data into the bus after the rising edge of the first clock, and DSP always samples data when the next rising edge of the clock is triggered, as shown in Figure 7. Let\'s assume that the clocks of SDRAM and DSP are completely synchronized. Obviously, to meet the setup/hold of DSP, there must be: ……