Application of DLL in FPGA Clock Design

Application of DLL in FPGA clock design: In the ISE integrated development environment, the hardware description language is used to directly instantiate the internal resources of the FPGA, such as DLL, to achieve the functions of eliminating clock phase deviation, multiplication and division. The clock circuit is an important part of the FPGA development board design. If it exceeds 50 MHz, the integrity of the transmission line and signal must be considered. Using DLL to implement on-chip management of external clocks can simplify the design of external clock circuits and PCB boards. Keywords: clock; field programmable gate array; delay-locked loop In 1985, Xilinx launched the first FPGA (Field Programmable Gate Array), which only included two devices and design tools that supported layout and routing [1]. Since then, FPGA has developed very rapidly, and the clock frequency has increased from less than ten megahertz to hundreds of megahertz. As the size of FPGA increases, the distribution quality of the clock on the chip becomes more and more important. Clock phase difference and clock delay seriously affect the performance of the device. In large devices, it becomes very difficult to control clock phase difference and clock delay using traditional clock networks. In FPGA design, the delay-locked loop (DLL) is a good resource that can achieve zero delay or frequency doubling or frequency division output of the clock, especially at higher frequencies, which can simplify the design of FPGA. Xilinx has been using DLL technology for internal clock control in Virtex-E, Spartan-II and Spartan-IIE series chips. The design and use of the clock is very important, and the use of a reliable clock is an important prerequisite for ensuring the reliability of the design.