A Practical Tutorial on ASIC Design (Compiled by Yu Xiqing)

In modern IC design, engineers widely use logic synthesis technology of digital circuits. Engineers use RTL code and IP to describe the functions of the design, perform high-level design, and use synthesis tools to edit and optimize the design to achieve a circuit that meets the design goals. Based on many years of experience in technical training, technical support and IC design for customers, the author wrote this book. The book mainly introduces the basic concepts, design processes and design methods of IC design, and provides solutions to common problems encountered by engineers in design. The characteristic of this book is strong practicality. The book has nine chapters. The first chapter outlines the trend and process of IC design; the second chapter introduces the high-level design of circuits and logic synthesis of digital circuits using RTL code; the third chapter describes the hierarchical design and module division of IC systems; the fourth chapter explains in detail how to set the design goals and constraints of the circuit; the fifth chapter introduces the synthesis library and static timing analysis; the sixth chapter deeply explains circuit optimization and optimization strategies; the seventh chapter describes physical synthesis and introduces the topological technology of logic synthesis; the eighth chapter introduces testability design; the ninth chapter introduces low-power design and analysis. The main target of this book is IC design engineers, helping them solve practical problems encountered in the process of IC design and synthesis. It can also be used as a reference book for senior students and postgraduates in related majors in colleges and universities. Chapter 1 Introduction to Integrated Circuit Design 1.1 Moore’s Law 1.2 Composition of Integrated Circuit Systems 1.3 Design Process of Integrated Circuits Chapter 2 High-Level Design and Logic Synthesis of Digital Circuits 2.1 RTL Hardware Description Language Design 2.1.1 Behavioral Level Hardware Description Language (Behavloral Level HDL) 2.1.2 Register Transfer Level Hardware Description Language (RTL HDL) 2.1.3 Structured Hardware Description Language (Structurce HDL) 2.2 Logic Synthesis 2.2.1 Basic Steps of Logic Synthesis 2.2.2 Synthesis Tool Design Compller 2.2.3 Target Library and Initial Environment Setup Chapter 3 Hierarchical Design and Module Partitioning of Systems 3.1 Design Composition and DC-Tcl 3.1.1 Design Object 3.1.2 Introduction to DC-TCI 3.2 Hierarchy Structure and Module Partitioning and Modification 3.2.1 Concept of Hierarchy 3.2.2 Module Partitioning 3.2.3 Modification of module partitioning Chapter 4 Design goals and constraints of circuits 4.1 Design timing constraints 4.1.1 Synchronous circuits and asynchronous circuits 4.1.2 Metastability 4.1.3 Timing constraints of single-clock synchronous design 4.1.4 Constraints of the design environment 4.1.5 Timing constraints of multi-clock synchronous design 4.1.6 Timing constraints of asynchronous design 4.1.7 Hold time 4.2 Complex timing constraints 4.2.1 Timing constraints of multi-clock cycles 4.2.2 Constraints of gated clocks 4.2.3 Clock constraints of frequency division circuits and multiplexing circuits 4.3 Area constraints Chapter 5 Synthesis library and static timing analysis 5.1 Synthesis library and design rules 5.1.1 Synthesis library 5.1.2 Design rules 5.2 Static timing analysis 5.2.1 Timing paths and grouping 5.2.2 5.2.3 Timing report and diagnosis of timing problems Chapter 6 Circuit Optimization and Optimization Strategies 6.1 Circuit Optimization 6.1.1 Syrlopsys’ intellectual property library DesignWare 6.1.2 Three stages of circuit optimization 6.2 Optimization strategy 6.2.1 Editing strategy 6.2.2 Automated chip synthesis 6.3 Netlist generation format and post-processing Chapter 7 Physical Synthesis 7.1 Problems encountered in logic synthesis 7.2 Basic process of physical synthesis 7.3 Topographical Technology of logic synthesis Chapter 8 Design for Testability 8.1 Introduction to production test 8.2 Design for testability 8.2.1 Physical defects and fault models 8.2.2 D algorithm 8.3 Test Protocol 8.4 Design rules for testing 8.4.1 Clock signals in design for testability 8.4.2 8.5 Automatic correction of testability issues in gate-level netlists 8.6 Scan chain insertion 8.7 Output and flow of testable design 8.8 Adaptive scan compression technology Chapter 9 Low Power Design and Analysis 9.1 Power Model of Process Library 9.2 Power Analysis 9.3 Design and Optimization of Low Power Circuits 9.3.1 Gated Clock Circuits 9.3.2 Operand Separation 9.3.3 Power Optimization of Gate-Level Circuits 9.3.4 Multiple Supply Voltages (Multi-VDD) 9.3.5 Power Gating References