Integrated Circuit Static Timing Analysis and Modeling (Edited by Liu Feng)

Due to the reduction of chip size, the increase of integration density, the increase of circuit design complexity, and the improvement of circuit performance requirements, higher requirements are placed on the timing analysis within the chip. Static timing analysis is a very important part of large-scale integrated circuit design. It can verify the correctness of the design in timing and determine whether the design can run at the required operating frequency. This book is compiled by Liu Feng, the webmaster of the integrated circuit design professional forum www.icdream.com. It has 11 chapters. It explains the entire CMOS integrated circuit static timing analysis process and timing modeling technology based on breadth and depth, and explains the application of technology in more depth through practical cases, so that beginners can improve both theory and practice in static timing analysis and modeling. This book is suitable as a textbook and supplementary book for graduate students, undergraduates, and vocational and technical students majoring in microelectronics and integrated circuits. It can also be used as a professional technical reference book and tool book for engineering and technical personnel in electronics, automatic control, communications, and computers to learn to use integrated circuit design software and further study integrated circuit design. PrefaceChapter 1 Introduction1.1 Brief History of Integrated Circuit Development1.2 Current Status of Domestic Integrated Circuit Development1.3 International Integrated Circuit Development Trend1.4 Static Timing Analysis Technology1.4.1 Introduction to Static Timing Analysis1.4.2 Background of Static Timing Analysis1.4.3 Advantages and Disadvantages of Static Timing Analysis1.5 Introduction to Mainstream Static Timing Analysis and Modeling ToolsChapter 2 Basic Knowledge of Static Timing Analysis2.1 Logic Gate Unit2.2 Timing Calculation Parameters of Gate Unit2.3 Constraints Related to Timing Unit2.4 Timing Path2.5 Clock Characteristics2.6 Timing Arc2.7 PVT Environment2.8 Timing Calculation UnitChapter 3 Cell Library Timing Model3.1 Introduction to Basic Timing Model3.2 Synopsys Process Library Model3.3 Delay Calculation Model3.4 Interconnect Calculation Model3.4.1 Interconnect Calculation Model3.4.2 Line Load Timing Model3.5 Calculation of Pin Capacitance3.6 Calculation of Power Consumption Model3.7 Basic Methods of Timing Information Modeling Chapter 4 Timing Information Library Files 4.1 Nonlinear Delay Model 4.1.1 Library Group 4.1.2 Factor 4.1.3 Input Voltage Group 4.1.4 Output Voltage Group 4.1.5 Power Lookup Table Template Group 4.1.6 Operation Condition Group 4.1.7 Line Load Group 4.1.8 Delay Lookup Table Template Group 4.1.9 Cell Group 4.1.10 Pin Group 4.1.11 Trigger Group 4.1.12 Logic State Table Group 4.1.13 Power Pin Group 4.1.14 Delay Group 4.1.15 Cell Pull-up Delay Group 4.1.16 Cell Pull-down Delay Group 4.1.17 Pull-up Conversion Group 4.1.18 Pull-down Conversion Group 4.1.19 Pull-up Constraint Group 4.1.20 Pull-down Constraint Group 4.1.21 Internal Power Consumption Group 4.1.22 Dummy Threshold Leakage Power Consumption Group4.2 Composite Current Source Delay Model4.2.1 Output Current Lookup Table Template Group4.2.2 Output Pull-up Current Group4.2.3 Output Pull-down Current Group4.2.4 Vector Group4.2.5 Receiving Capacitor GroupChapter 5 Basic Methods of Static Timing Analysis5.1 Timing Diagram5.2 Timing Analysis Strategy5.3 Timing Path Delay Calculation Method5.4 Timing Path Analysis Method5.5 Timing Path Analysis Mode5.5.1 Single Analysis Mode5.5.2 Best-Worst Analysis Mode5.5.3 Chip Change Related Analysis Mode5.6 Timing Reduction5.7 Other Chip Change Related Analysis Mode5.8 Pessimistic Clock Path Removal5.9 Timing OptimizationChapter 6 Timing Constraints6.1 Clock Constraints6.1.1 Create Clock6.1.2 Generate Clock6.1.3 Virtual Clock6.1.4 Minimum Clock Pulse Width6.2 I/O Delay Constraints6.3 6.1 The Implementation of Timing Information Extraction 6.1.1 The Implementation Process of Timing Information Characterization 6.1.2 The Preparation of Timing Information Characterization Data 6.1.3 The Extraction of Timing Information from Standard Cells 6.2 An Introduction to the Use of SiliconSmart Tools 6.3 The Content of Timing Information Extraction Chapter 9 Static Timing Analysis Practice (ETS) 9.1 The Basic Process of Static Timing Analysis 9.2 Establishing a Working Environment for Static Timing Analysis 9.3 Static Timing Analysis Implementation 9.3.1 Chapter 10 Tcl Scripting 10.1 Tcl Syntax 10.1.1 Command Format 10.1.2 Replacement 10.1.3 Double Quotes and Curly Braces 10.1.4 Comments 10.2 Data Structures 10.2.1 Simple Variables 10.2.2 Arrays 10.3 Expressions 10.3.1 Operands 10.3.2 Operators and Precedence 10.3.3 Mathematical Functions 10.3.4 Lists and Collections 10.4 Control Flow 10.4.1 if Command 10.4.2 Loop Command 10.5 eval Command 10.6 source Command 10.7 Procedures 10.7.1 Procedure Definition and Return Value 10.7.2 Local Variables and Global Variables 10.7.3 Default Parameters and Variable Number Parameters 10.8 References 10.9 String Operations 10.10 File Access 10.10.1 File Name 10.10.2 Basic File Input/Output Commands Chapter 11 Tcl Scripting Application Examples (PT) 11.1 get_failing_paths_high_slew 11.2 get_interclock_skew 11.3 report_unclocked 11.4 get_buffers 11.5 get_ports_edge_sense 11.6 report_clock_endpoint_skew 11.7 report_violations 11.8 eco_fix_violations Appendix References