CMOS Integrated Circuit EDA Technology

Electronic design automation (EDA) tools mainly refer to electronic auxiliary software packages developed by integrating the new achievements of applied electronic technology, computer technology, and intelligent technology with computers as the working platform. This software package allows designers to perform early design verification in a virtual computer environment, effectively shorten the time of circuit entity iteration verification, and improve the success rate of integrated circuit chip design. A successful integrated circuit chip originates from the successful design of countless engineers, and the successful design depends to a large extent on effective and mature integrated circuit EDA design tools. Based on the classroom teaching and experimental requirements of the microelectronics and solid-state electronics (integrated circuit design) majors in ordinary universities, this book takes a step-by-step approach to introduce EDA tools for CMOS integrated circuit design with the purpose of improving practical engineering design capabilities. It is mainly divided into three parts: an overview of EDA design tools, analog integrated circuit EDA technology, and digital integrated circuit EDA technology. In terms of analog integrated circuits, based on the design process of analog integrated circuits: circuit pre-simulation-physical layout design-parameter extraction and post-simulation, this book introduces in detail the basic knowledge and usage of various tools including circuit design and simulation tools Cadence Spectre, layout design tools Cadence Virtusuo, and layout verification and parameter extraction tools Mentor Calibre. In terms of digital integrated circuits, based on the code simulation, logic synthesis, and digital back-end physical layer design processes, the four major categories of design tools are introduced in turn: RTL simulation tool Modelsim, logic synthesis tool DesignCompiler, digital back-end layout tool ICCompiler, and Encounter. Preface Chapter 1 CMOS Integrated Circuit EDA Technology 1 1.1 Overview of CMOS Integrated Circuit EDA Technology 1 1.2 CMOS Analog Integrated Circuit Design Process 3 1.3 Classification of CMOS Analog Integrated Circuit EDA Tools 5 1.4 CMOS Digital Integrated Circuit Design Process 8 1.5 Classification of CMOS Digital Integrated Circuit EDA Tools 11 1.6 Summary 13 Chapter 2 Analog Circuit Design and Simulation Tool Cadence Spectre 14 2.1 Features of Spectre 14 2.2 Spectre Simulation Design Method 16 2.3 Connection between Spectre and Other EDA Software 17 2.4 Basic Operation of Spectre 18 2.4.1 Cadence Spectre Startup Settings 18 2.4.2 Introduction to Spectre Main Window and Options 19 2.4.3 Introduction to Design Library Manager 22 2.4.4 Introduction to Schematic Editor 25 2.4.5 Introduction to Analog Design Environment 29 2.4.6 Introduction to Waveform Display Window 32 2.4.7 Introduction to Waveform Calculator 37 2.5 Basic Devices in Spectre Library 42 2.5.1 Passive Devices 42 2.5.2 Active Devices 42 2.5.3 Signal Sources 43 2.6 Design and Simulation of Low Dropout Linear Regulators 45 2.7 Summary 53 Chapter 3 Cadence Virtuoso Layout Design Tool 54 3.1 Introduction to the Virtuoso Interface 54 3.1.1 Window Title Bar 56 3.1.2 Status Bar 57 3.1.3 Menu Bar 57 3.1.4 Icon Menu 65 3.1.5 Design Area 67 3.1.6 Cursor and Pointer 67 3.1.7 Mouse Status 68 3.1.8 Prompt Bar 69 3.1.9 Layer Selection Window 69 3.2 Basic Operations of Virtuoso 71 3.2.1 Create a Rectangle 71 3.2.2 Create a Polygon 72 3.2.3 Create a Path 73 3.2.4 Create a Label 74 3.2.5 Create Devices and Arrays 74 3.2.6 Create Contact Hole 76 3.2.7 Create Circular Graphic 76 3.2.8 Move Command 78 3.2.9 Copy Command 79 3.2.10 Stretch Command 79 3.2.11 Delete Command 80 3.2.12 Merge Command 80 3.2.13 Select and Unselect Command 81 3.2.14 Change Hierarchy Command 82 3.2.15 Cut Command 84 3.2.16 Rotate Command 85 3.2.17 Attribute Command 86 3.2.18 Separate Command 87 3.3 Operational Amplifier Layout Design Example 88 3.3.1 NMOS Transistor Layout Design 88 3.3.2 Operational Amplifier Layout Design 94 3.4 Summary 102 Chapter 4 Simulation Layout Verification and Parameter Extraction Tool Mentor Calibre 103 4.1 Mentor Calibre Layout Verification Tool Call 103 4.1.1 Virtuoso Layout 4.1.2 Starting the Editor Tool Using the Calibre Graphical Interface 106 4.1.3 Starting the Calibre View Viewer 106 4.2 Mentor Calibre DRC Verification 108 4.2.1 Introduction to Calibre DRC Verification 108 4.2.2 Introduction to the Calibre DRC Interface 110 4.2.3 Example of Calibre DRC Verification Process 116 4.3 Mentor Calibre LVS Verification 125 4.3.1 Introduction to Calibre LVS Verification 125 4.3.2 Introduction to the Calibre LVS Interface 126 4.3.3 Example of Calibre LVS Verification Process 137 4.4 Mentor Calibre Parasitic Parameter Extraction 146 4.4.1 Introduction to Calibre PEX Verification 146 4.4.2 Introduction to the Calibre PEX Interface 147 4.4.3 Example of Calibre PEX Process 157 4.5 Summary 163 Chapter 5 Digital Circuit Design and Simulation Tool Modelsim 164 5.1 Overview of Digital Circuit Design and Simulation 164 5.2 Digital Circuit Design Methods 164 5.2.1 Characteristics and Specifications of Hardware Description Language Verilog 165 5.2.2 Synthesizable Design of Hardware Description Language Verilog 173 5.2.3 Hardware Description Language Design Examples 174 5.3 Digital Circuit Simulation Tool Modelsim 179 5.3.1 Characteristics and Applications of Modelsim 179 5.3.2 Basic Use of Modelsim 182 5.3.3 Advanced Use of Modelsim 192 5.4 Summary 207 Chapter 6 Digital Logic Synthesis and Design Compiler 208 6.1 Overview of Logic Synthesis 208 6.1.1 Definition and Development History of Logic Synthesis 208 6.1.2 Process of Logic Synthesis 209 6.2 Introduction to Design Compiler 210 6.2.1 Functions of Design Compiler 210 6.2.2 Usage Mode of Design Compiler 211 6.2.3 Introduction to DC-Tcl 212 6.3 Design Compiler Synthesis Design 216 6.3.1 Starting the Tool and Initial Environment Configuration 216 6.3.2 Synthesis Library 218 6.3.3 Design Compiler Synthesis Flow 219 6.4 Static Timing Analysis and Design Constraints 227 6.4.1 Static Timing Analysis 227 6.4.2 Metastability 229 6.4.3 Clock Constraints 229 6.4.4 Input and Output Path Constraints 231 6.4.5 Combinational Logic Path Constraints 232 6.4.6 Timing Budget 233 6.4.7 Design Environment Constraints 234 6.4.8 Multi-Clock Synchronous Design Constraints 237 6.4.9 Asynchronous Design Constraints 239 6.4.10 Multi-Clock Timing Constraints 240 6.5 Traffic Light Synthesis Based on State Machine 242 6.6 Summary 246 Chapter 7 Digital Circuit Physical Layer Design Tools IC 7.1 Introduction to IC Compiler 247 7.2 Data Preparation for ICC Physical Layer Design 249 7.2.1 Logical Layer Data 249 7.2.2 Physical Layer Data 250 7.2.3 Design Data 250 7.3 Creating a Design Database and Backend Data Settings 251 7.3.1 Logical Library Settings 251 7.3.2 Physical Library Settings 251 7.3.3 Other File Settings 252 7.3.4 Creating a Design Database 252 7.3.5 Library File Check 252 7.3.6 Netlist Import 252 7.3.7 Tlu+ File Settings and Check 253 7.3.8 Power Network Settings 253 7.3.9 TIE Unit Settings 254 7.3.10 Import SDC Files and Check Timing Constraints 254 7.3.11 Timing Optimization Parameters 255 7.4 Synthesis Optimization Setting Methods under Different PVT Angles 257 7.4.1. Scenario Creation 258 7.4.2 PVT Corner Setting 258 7.5 Macrocell and IO Layout 260 7.5.1 IO Layout and Chip Layout Space Creation 260 7.5.2 Macrocell Placement 261 7.6 Power Network Design and Analysis 262 7.6.1 Design Power and Ground Rings 262 7.6.2 Design Power and Ground Strips 262 7.6.3 Connect Macrocells and Standard Cells 263 7.7 Standard Cell Layout and Optimization 264 7.7.1 Check if Tap Cells Need to be Added 265 7.7.2 Spare Cell Identification 265 7.7.3 Check Design Input Files and Constraints 265 7.7.4 Confirm that All Paths Have Been Set Correctly 265 7.8 Clock Tree Synthesis and Optimization 267 7.8.1 Check before Synthesis 267 7.8.2 Clock Tree Synthesis Settings 267 7.8.3 Execute Clock Tree Synthesis Core Commands 270 7.9 Chip Routing and Optimization 271 7.9.1 Check before Routing 271 7.9.2 ICC Routing Related Settings 271 7.9.3 Introduction and Settings of Antenna Effect 273 7.9.4 Execute Routing Commands 274 7.10 Chip ECO and Design File Export 275 7.10.1 Freeze silicon ECO 275 7.10.2 unconstrained ECO 275 7.10.3 Export of Design Results 276 7.11 Summary 276 Chapter 8 Digital Circuit Physical Layer Design Tool Encounter 277 8.1 Encounter Tool Development History 277 8.2 Introduction to Encounter Design Process 278 8.3 Data Preparation 279 8.3.1 Design Data 279 8.3.2 Logical Library Data 280 8.3.3 Physical Library Data 281 8.3.4 Commonly Used Instructions and Processes for Data Preparation 281 8.4 Floorplanning and Layout 285 8.4.1 Layout and IO Arrangement 285 8.4.2 Power Network Design 287 8.4.3 Layout and Optimization of Standard Cells 287 8.4.4 Layout Planning and Layout Common Instructions and Processes 288 8.5 Clock Tree Synthesis 295 8.5.1 Introduction to Clock Tree Synthesis 295 8.5.2 Clock Tree Process and Optimization 297 8.6 Chip Routing 299 8.6.1 Introduction to Chip Routing Tools 299 8.6.2 Special Routing 299 8.6.3 General Routing 300 8.6.4 Chip Routing Process and Optimization 300 8.7 Chip ECO and DFM 302 8.7.1 ECO Process and Optimization 302 8.7.2 DFM Process and Optimization 305 8.8 Summary 305