Integrated Circuit Static Timing Analysis and Modeling

Due to the reduction of chip size, the increase of integration density, the increase of circuit design complexity, and the improvement of circuit performance requirements, higher requirements are placed on the timing analysis within the chip. Static timing analysis is a very important part of large-scale integrated circuit design. It can verify the correctness of the design in timing and determine whether the design can run at the required operating frequency. This book is compiled by Liu Feng, the webmaster of the integrated circuit design professional forum www.icdream.com. It has 11 chapters. It explains the entire CMOS integrated circuit static timing analysis process and timing modeling technology based on breadth and depth, and explains the application of technology in more depth through practical cases, so that beginners can improve both theory and practice in static timing analysis and modeling. This book is suitable as a textbook and supplementary book for graduate students, undergraduates, and vocational and technical students majoring in microelectronics and integrated circuits. It can also be used as a professional technical reference book and tool book for engineering and technical personnel in electronics, automatic control, communications, and computers to learn to use integrated circuit design software and further study integrated circuit design. Preface Chapter 1 Introduction 1 1.1 Brief History of Integrated Circuit Development 1 1.2 Current Status of Domestic Integrated Circuit Development 2 1.3 International Integrated Circuit Development Trend 4 1.4 Static Timing Analysis Technology 4 1.4.1 Introduction to Static Timing Analysis 4 1.4.2 Background of Static Timing Analysis 4 1.4.3 Advantages and Disadvantages of Static Timing Analysis 5 1.5 Introduction to Mainstream Static Timing Analysis and Modeling Tools 6 Chapter 2 Basic Knowledge of Static Timing Analysis 9 2.1 Logic Gate Unit 9 2.2 Timing Calculation Parameters of Gate Unit 10 2.3 Constraints Related to Timing Unit 12 2.4 Timing Path 14 2.5 Clock Characteristics 17 2.6 Timing Arc 19 2.7 PVT Environment 24 2.8 Timing Calculation Unit 28 Chapter 3 Cell Library Timing Model 29 3.1 Introduction to Basic Timing Model 29 3.2 Synopsys Process Library Model 33 3.3 Delay Calculation Model 38 3.4 Interconnect Calculation Model 45 3.4.1 Interconnect Calculation Model 45 3.4.2 Line Load Timing Model 47 3.5 Calculation of Pin Capacitance 49 3.6 Calculation of Power Consumption Model 50 3.7 Basic Methods of Timing Information Modeling 51 Chapter 4 Timing Information Library File 54 4.1 Nonlinear Delay Model 54 4.1.1 Library Group 54 4.1.2 Factor 57 4.1.3 Input Voltage Group 59 4.1.4 Output Voltage Group 59 4.1.5 Power Lookup Table Template Group 59 4.1.6 Operation Condition Group 60 4.1.7 Line Load Group 60 4.1.8 Delay Lookup Table Template Group 61 4.1.9 Cell Group 62 4.1.10 Pin Group 64 4.1.11 Trigger Group 67 4.1.12 Logic State Table Group 68 4.1.13 Power Pin Group 69 4.1.14 Delay Group 69 4.1.15 Unit Pull-up Delay Group 70 4.1.16 Unit Pull-down Delay Group 71 4.1.17 Pull-up Conversion Group 71 4.1.18 Pull-down Conversion Group 72 4.1.19 Pull-up Constraint Group 72 4.1.20 Pull-down Constraint Group 73 4.1.21 Internal Power Consumption Group 73 4.1.22 Dummy Threshold Leakage Power Consumption Group 74 4.2 Composite Current Source Delay Model 75 4.2.1 Output Current Lookup Table Template Group 75 4.2.2 Output Pull-up Current Group 75 4.2.3 Output Pull-down Current Group 76 4.2.4 Vector Group 76 4.2.5 Receiving Capacitor Group 77 Chapter 5 Basic Methods of Static Timing Analysis 79 5.1 Timing Diagram 79 5.2 Timing Analysis Strategies 80 5.3 Timing Path Delay Calculation Method 81 5.4 Timing Path Analysis Method 83 5.5 Timing Path Analysis Modes 88 5.5.1 Single Analysis Mode 90 5.5.2 Best-Worst Analysis Mode 91 5.5.3 Chip Variation Related Analysis Mode 94 5.6 Timing Reduction 96 5.7 Other Chip Variation Related Analysis Modes 98 5.8 Pessimistic Clock Path Removal 103 5.9 Timing Optimization 105 Chapter 6 Timing Constraints 107 6.1 Clock Constraints 107 6.1.1 Creating a Clock 107 6.1.2 Generating a Clock 111 6.1.3 Virtual Clock 114 6.1.4 Minimum Clock Pulse Width 116 6.2 I/O Delay Constraints 117 6.3 I/O Environment Modeling Constraints 119 6.4 Timing Exceptions 121 7.1 Timing Information Extraction and Implementation 153 8.1.1 Timing Information Characterization Implementation Process 153 8.1.2 Timing Information Characterization Data Preparation 154 8.1.3 Standard Cell Timing Information Extraction 158 8.2 162 8.3 Timing Information Extraction Content 163 Chapter 9 Practical Static Timing Analysis (ETS) 170 9.1 Basic Process of Static Timing Analysis 170 9.2 Establishing the Working Environment for Static Timing Analysis 171 9.3 Implementation of Static Timing Analysis 174 9.3.1 Setup Time Analysis 174 9.3.2 Hold Time Analysis 192 9.3.3 Timing Design Rule Analysis 201 9.3.4 Timing Violation Repair 204 Chapter 10 Tcl Script Programming 207 10.1 Tcl Syntax 207 10.1.1 Command Format 207 10.1.2 Replacement 209 10.1.3 Double Quotes and Curly Braces 211 10.1.4 Comments 211 10.2 Data Structure 212 10.2.1 Simple Variable 212 10.2.2 Arrays 212 10.3 Expressions 212 10.3.1 Operands 213 10.3.2 Operators and precedence 213 10.3.3 Mathematical functions 214 10.3.4 Lists and collections 215 10.4 Control flow 219 10.4.1 if command 219 10.4.2 Loop command 220 10.5 eval command 223 10.6 source command 223 10.7 Procedures 223 10.7.1 Procedure definitions and return values ​​224 10.7.2 Local and global variables 224 10.7.3 Default parameters and variable number parameters 225 10.8 References 226 10.9 String operations 228 10.10 File access 234 10.10.1 File names 234 10.10.2 Basic File Input/Output Commands 234 Chapter 11 Tcl Scripting Application Examples (PT) 237 11.1 get_failing_paths_high_slew 237 11.2 get_interclock_skew 241 11.3 report_unclocked 244 11.4 get_buffers 248 11.5 get_ports_edge_sense 255 11.6 report_clock_endpoint_skew 260 11.7 report_violations 264 11.8 eco_fix_violations 271 Appendix 290 References 313