Design and Implementation of Channel Equalizer Based on FPGA

In wireless communication systems, intersymbol interference (ISI) is inevitably generated during the transmission of signals due to the multipath effect, the limited channel bandwidth and the imperfection of channel characteristics. In order to overcome the signal distortion caused by ISI, an equalizer must be added at the receiving end to compensate for the channel characteristics and correctly restore the transmitted sequence. Since the blind equalizer does not require a training sequence and can equalize the channel characteristics and eliminate ISI by only using the statistical characteristics of the received signal, it has become a hot topic in the field of communications in recent years. This topic adopts the Bussgang-type blind equalization algorithm, which has achieved many research results, mainly because of its low computational complexity, easy real-time implementation and good performance. This paper discusses the use of FPGA (Field Programmable Gates Array) as a platform and Verilog HDL (Hardware Description Language) to design and implement the hardware system of the blind equalizer based on Bussgang type algorithm. This paper briefly introduces the two algorithms of Bussgang type blind equalization algorithm, decision-directed LMS (DDLMS) and constant mode (CMA) and FPGA design process. It also elaborates on the design idea, design structure and Verilog design implementation of the channel blind equalizer based on FPGA, and gives the structural block diagram of each module and the verification results. The channel blind equalizer designed and implemented in this project has made a beneficial exploratory attempt for electronic design automation (EDA) technology, and has a positive reference significance for the design and application of single-chip programmable system (SOPC) in future wireless communication systems.