IC packaging basics and engineering design examples

This book introduces the packaging design process and knowledge about substrates, packaging processing, and production in detail through four most representative packaging design examples (QFP, PBGA, FC-PBGA, and SiP). This book also covers the concept of packaging technology, introduction to commonly used packaging materials and packaging process flow, design of metal wireframe QFP, introduction to WireBond, PBGA design, substrate technology, packaging technology, design and production process of SiP with 8 stacked dies, key points of FC-PBGA design of high-speed SerDes, and partial co-design of die and package in flip chip design process. Chapter 1 Introduction to Commonly Used Packages 1.1 Packages 1.2 Definition of Package Levels 1.3 Introduction to Package Development Trends 1.4 Introduction to Common Package Types 1.4.1 TO (Transistor Outline) 1.4.2 DIP (Dual In-line Package) 1.4.3 SOP (Small Out-Line Package) / SOJ (Small Out-Line J-Lead Package) 1.4.4 PLCC (Plastic Leaded Chip Carrier) 1.4.5 QFP (Quad Flat Package) 1.4.6 QFN (Quad Flat No-lead) / LCCC (Leadless Ceramic Chip Carrier) 1.4.7 Evolution of Leadframe 1.4.8 PGA (Pin Grid Array Package) 1.4.9 LGA (Land Grid Array) 1.4.10 BGA (Ball Grid Array Package) 1.4.11 TBGA (Tape Ball Grid Array Package) 1.4.12 PBGA (Plastic Ball Grid Array Package) 1.4.13CSP (Chip Scale Package)/FBGA (Fine Pitch BGA) 1.4.14FC-PBGA (Flip Chip Plastic Ball Grid Array) 1.4.15WLCSP (Wafer-Level Chip Scale Package) 1.4.16MCM (Multi-Chip Module) 1.4.17SiP (System in Package) 1.4.18SoC (System on Chip ) 1.4.19PiP (Package in Package) 1.4.20PoP (Package on Package) 1.4.21TSV (Through Silicon Via) 1.5 Summary of package introduction Chapter 2 Introduction to Wire Bonding 2.1 Characteristics of Wire Bonding 2.2 Wire Bonding 2.2.1 Wire arc structure 2.2.2 Wire bonding parameters 2.2.3 Wire arc type 2.2.4 Bonding steps 2.2.5 Wire Bonding flow chart 2.3 Packages suitable for Wire Bonding process 2.3.1 QFN 2.3.2 Power devices 2.3.3 BGA 2.3.4 Multi-chip stacking bonding 2.3.5 RF module 2.3.6 Multi-row wire bonding 2.3.7 Chip inner side bonding 2.4 Wire Bonding equipment introduction 2.4.1 Wire Bonding equipment hardware composition 2.4.2 Gold wire bonding equipment 2.4.3 Wedge welding equipment 2.4.4 Copper wire bonding equipment Chapter 3 QFP package design 3.1 QFP and Leadframe introduction 3.2 Leadframe material introduction 3.3 Leadframe design rule 3.4 QFP design method 3.5 Wire Bonding design process 3.6 QFP Molding process 3.7 QFP Punch molding3.8 Introduction to common molding materials3.9 QFP Leadframe production and processing flowChapter 4 WB-PBGA package design4.1 Create a new .mcm design file4.2 Import chip files4.3 Generate BGA4.4 Edit BGA4.5 Set stacked Cross-Section4.6 Set Nets color4.7 Define differential pairs4.8 Identify power network4.9 Define power/ground ring4.10 Set Wirebond guide line WB_GUIDE_LINE4.11 Set Wirebond parameters4.12 Add gold wire (Wirebond Add) 4.13 Edit bonding wire 4.14 BGA attached network (Assign nets) 4.15 Network swap (Pins swap) 4.16 Create vias4.17 Define design rules4.18 Substrate wiring (Layout) 4.19 Lay power\\\\ground plane (Power\\\\Ground plane) 4.20 Adjust key signal wiring (Diff) 4.21 Add Molding 4.22 Add plating line (Plating Bar) 4.23 Add degassing hole (Degas Void) 4.24 Create solder mask opening (Creating Soldermask) 4.25 Final inspection (Check) 4.26 Produce manufacturing files (Gerber) 4.27 Manufacturing file check (Gerber Check) 4.28 Substrate processing file 4.29 Package processing file Chapter 5 WB-PBGA Substrate Process 5.1 Substrate classification 5.2 Main issues involved in substrate processing 5.3 Substrate structure 5.3.1 Cross section 5.3.2 Top layer 5.3.3 Bottom layer 5.4 CAM pre-processing 5.5 Substrate Fabricate Flow (Substrate processing flow) 5.5.1 Board Cut & Pre-Bake (Material distribution, baking) 5.5.2 Inner layer Pattern (Inner layer line) 5.5.3 AOI (Automatic Optical Inspection) 5.5.4 Lamination (Lamination) 5.5.5 Drill 5.5.6 Cu Plating 5.5.7 Plug Hole 5.5.8 Via Cap Plating 5.5.9 Out Layer Pattern 5.5.10 AOI 5.5.11 Solder Mask 5.5.12 Ni/Au Plating 5.5.13 Routing 5.5.14 FIT 5.5.15 Packaging & Shipping Chapter 6 WB-PBGA Packaging Process 6.1 Wafer Grinding 6.1.1 Taping 6.1.2 Back Grinding 6.1.3 Detaping 6.2 Wafer Sawing 6.2.1 Wafer Mounting 6.2.2 Wafer Sawing 6.2.3 UV Illumination 6.3 Substrate Curing 6.4 Die Attach 6.5 Epoxy Cure 6.6 Plasma Clean Before WB 6.7 Wire Bonding 6.8 Plasma Clean Before Molding 6.9 Molding 6.10 Post Mold Cure 6.11 Marking 6.12Ball Mount 6.13Singulation 6.14Inspection 6.15Testing 6.16Packaging & Shipping Chapter 7 SiP Package Design 7.1SiP Design Process 7.2Substrate Design Rule 7.3Assembly rule 7.4Multi-Die Import and Operation 7.4.1Create Chip 7.4.2Create Schematic 7.4.3Set SiP Environment and Package Stack 7.4.4Import Schematic Data 7.4.5Assign Chip Layer and Package Structure 7.4.6Place Each Chip in Specific Position 7.5Power/Gnd Ring 7.5.1Create Ring 7.5.2Split Ring 7.5.3Assign Net 7.6Wirebond Create and Edit 7.6.1Create Line Type 7.6.2Add Gold Wire and Finger 7.6.3Create Guide 7.7Design a Differential Pair 7.7.1 Create differential pairs 7.7.2 Calculate differential impedance 7.7.3 Set constraints 7.7.4 Assign constraints 7.7.5 Add Bonding Wire 7.8 Power Split 7.8.1 Create a plane for the whole block 7.8.2 Split Shape 7.9 Plating Bar 7.9.1 Lead out electroplating leads 7.9.2 Add electroplating bus 7.9.3 Etch Back Settings 7.10 Eight-layer chip stacking 7.11 Gerber File Export 7.11.1 Create drilling files 7.11.2 Output photolithography 7.12 Package processing file output 7.13 SiP processing flow and each step description Chapter 8 FC-PBGA Package Design 8.1 Basic knowledge related to FC-PBGA package 8.1.1 FC-PBGA package shape 8.1.2 FC-PBGA package cross-section 8.1.3 Wafer 8.1.4 Die and Scribe Lines 8.1.5 MPW (Multi Project 8.1.6 Bump (solder ball on chip) 8.1.7 BGA Ball (solder ball on BGA package) 8.1.8 RDL (rewiring layer) 8.1.9 Definition of NSMD and SMD 8.1.10 Key factors of Flip Chip to PCB link 8.2 Package selection 8.3 Local Co-Design design 8.4 Co-Design process recommended by software vendors 8.5 Co-Design process in actual engineering design 8.6 Flip Chip Local Co-Design Example 8.6.1 Material setting 8.6.2 Pad_Via definition 8.6.3 Introduction to Die input file 8.7 Die and BGA generation processing 8.7.1 Import and generation of Die 8.7.2 Generation and modification of BGA 8.7.3 Package network allocation 8.7.4 Net Assinment through Excel table 8.7.5 Example of shifting some Pin networks in BGA to the right by four columns 8.7.6 Rule definition 8.7.7 Substrate Layout 8.8 Photographic Output Chapter 9 Passive Test of Package Link 9.1 Substrate Link Test 9.2 Measuring Instruments 9.3 Measurement Examples 9.4 Test without SMA Head Chapter 10 Self-developed Auxiliary Tools for Package Design 10.1 Software Disclaimer 10.2 Excel Table PinMap Transfer to APD 10.2.1 Program Description 10.2.2 Software Operation 10.2.3 Problems and Solutions 10.3 Excel Pinmap Flip at Any Angle and Generate PINNET Format 10.3.1 Program Description 10.3.2 Software Operation 10.3.3 Problems and Solutions 10.4 Convert PINNET Format Files to Excel PinMap Format 10.4.1 Program Description 10.4.2 Software Operation 10.4.3 Problems and Solutions