Partition and delay driven dynamic reconfigurable FPGA online placement algorithm

The rapid development of programmable logic chips, especially FPGAs, has enabled new chips to dynamically adjust their structures according to specific applications to obtain better performance. Such chips are called dynamically reconfigurable FPGA chips (DRFPGA). However, there are still many problems to be solved before the reconfigurable systems built using such chips can be put into practical use. This paper proposes an online layout algorithm based on partitioning and delay-driven to solve the layout problem of dynamically reconfigurable FPGA chips. Experimental results show that compared with traditional layout algorithms, our layout algorithm reduces latency by an average of 27%, line length by an average of 34%, and running time by an average of 42%. Keywords Partitioning-based Placement; Timing-driven; Dynamic Reconfigurable FPGA; Model Abstract The advances in the programmable logic devices especially Field-Programmable Gate Arrays (FPGA) have led to new architectures where the hardware can be dynamically adapted to the application to gain better performance. This kind of FPGA is called Dynamically Reconfigurable FPGA (DRFPGA). However, there are still many challenging problems to be solved before any practical reconfigurable system is built. In this paper, we present a partitioning-based timing-driven online placement for DRFPGAs. Experimental results show that our placement scheme achieves on average a total decrease of 27% in delay, 34% in wire-length and 42% in runtime, compared with the traditional placement methods.Key words Partitioning-based Placement; Timing-driven; Dynamic Reconfigurable FPGA; Model