ML671000 User Manual

1 Preface .1Chapter 1 Overview1.1. Features 1-21.2. Block Diagram .......1-41.3. Pins.......1-51.3.1. Pin Des criptions1-61.3.2. Pin Structure ...1-111.3.3. Pin Treatment .1-12Chapter 2 CPU2.1. Overview...............2-22.2. CPU Operating States....2-22.3. Switching State.......2-22.4. Memory Formats ....2-22.5. Instruction Length ..2-32.6. Data Types .............2-32.7. Operating Modes....2-32.8. Registers................2-42.8.1. The ARM state register set 2-42.8.2. The Thumb state register set.2-62.8.3. The relationship between ARM and Thumb state registers 2-72.8.4. Accessing Hi registers in Thumb state.....2-72.9. The Program Status Registers .2-82.9.1. The condition code flags....2-82.9.2. The control bits.2-82.10. Exceptions...........2-102.10.1. Action on entering an exception ............2-102.10.2. Action on leaving an exception..............2-112.10.3. Exception entry/exit summary ...............2-112.10.4. FIQ2-122.10.5. IRQ................2-122.10.6. Software interrupt ..2-122.10.7. Undefined instruction ......2-122.10.8. Exception vectors ..2-132.10.9. Exception priorities2-132.11. Reset...2-14Chapter 3 CPU Control Functions3.1. Overview...............3-23.1.1. Pins .3-33.1.2. Control Registers .....3-33.2. Detailed Control Register Des criptions.........3-43.2.1. Standby Control Register (SBYCON).....3-43.2.2. Clock Control Register (CKCON)...........3-53.2.3. Clock Supply Wait Control Register (CKWTCON)...........3-63.2.4. Reset Status Register (RSTST)................3-73.3. System Resets.........3-83.3.1. Resetting with External Input .3-83.3.2. Resetting with Watchdog Timer Overflow........3-83.4. System Clock (SYSCLK)........3-9Contents-23.5. Standby Modes.....3-103.5.1. HALT Mode ...3-103.5.2. STOP Mode....3-113.6. Clock Supply Delay.....3-12Chapter 4 Interrupt Controller4.1. Overview.4-24.1.1. Block Diagram .....4-34.1.2. Pins.....4-44.1.3. Control Registers..4-44.2. Interrupt Sources .......4-54.2.1. External FIQ Interrupt Requests.4-54.2.2. External Interrupt Requests...4-54.2.3. Internal Interrupt Requests ....4-54.2.4. Interrupt Sources, Interrupt Numbers, and Control Registers 4-64.3. Detailed Control Register Des criptions............4-84.3.1. Interrupt Number Register (INR) ................4-84.3.2. Current Interrupt Level Register (CILR).....4-84.3.3. Interrupt Request Level Register (IRLR) ....4-94.3.4. External FIQ Control Register (EFIQCON)4-94.3.5. External Interrupt Control Register (EIRCON)...4-104.3.6. Interrupt Request Registers (IRR0 and IRR1).....4-104.3.7. Interrupt Level Control Registers (ILCONn, n=0 to 5)........4-114.4. Interrupt Processing.4-124.4.1. External FIQ Interrupts .......4-124.4.1.1. Interrupt Sequence ........4-124.4.2. External and Internal Interrupts4-134.4.2.1. Interrupt Priority Levels4-134.4.2.2. Interrupt Sequence ........4-144.4.2.3. Interrupt Level Control Example ........4-154.5. Sampling Timing for External Interrupt Requests....4-174.6. Interrupt Latency .....4-194.7. Notes on Processing Interrupts.4-20Chapter 5 I/O Ports5.1. Overview...............5-25.1.1. Control Registers .....5-45.2. Detailed Control Register Des criptions.........5-55.2.1. Port Output Registers (POn, n=0 to 3).....5-55.2.2. Port Input Registers (PIn, n=0 to 3).........5-65.2.3. Port Mode Registers (PMn, n=0 to 3)......5-75.2.4. Port Function Selection Registers (PFSn, n=0 to 3) ...........5-8Chapter 6 Time Base Generator6.1. Overview...............6-26.1.1. Block Diagram..6-26.1.2. Control Registers .....6-36.2. Detailed Control Register Des criptions.........6-46.2.1. Watchdog Timer Control Register (WDTCON)6-46.2.2. Time Base Control Register (TBGCON).6-56.3. Time Base Generator Operation.6-66.3.1. Time Base Counter (TBC).6-66.3.2. Watchdog Timer (WDT) ...6-76.3.3. Watchdog Timer Overflow Interval (tWDT).....6-86.3.4. Watchdog Timer Operation ..6-96.3.5. Interval Timer Operation .6-11Chapter 7 Timers7.1. Overview...............7-27.1.1. Block Diagram..7-27.1.2. Pins .7-47.1.3. Control Registers .....7-57.2. Detailed Control Register Des criptions.........7-67.2.1. Flexible Timer Control Registers (TMnCON, n=0 to 1) ....7-67.2.2. General-Purpose Timer Control Registers (TMnCON, n=2 to 3)..7-77.2.3. Flexible Timer Status Registers (TMnST, n=0 to 1) ..........7-87.2.4. General-Purpose Timer Status Registers (TMnST, n=2 to 3)........7-87.2.5. Timer Counters (TMnC, n=0 to 3) ..........7-97.2.6. Timer Registers (TMnC, n=0 to 3) ..........7-97.2.7. Flexible Timer General-Purpose Registers (TMnGR, n=0 to 1)..7-107.2.8. Flexible Timer I/O Level Registers (TMnIOV, n=0 to 1) 7-117.2.9. Flexible Timer Output Registers (TMnOUT, n=0 to 1)....7-127.2.10. Timer Enable Register (TMEN) ............7-137.2.11. Timer Disable Register (TMDIS)..........7-147.3. Timer Operation ...7-157.3.1. Flexible Timer Operation 7-157.3.1.1. Auto Reload Timer Mode ................7-157.3.1.2. Compare Out Mode....7-167.3.1.3. Pulse Width Modulation (PWM) Mode.....7-177.3.1.4. Capture Mode ..7-187.3.2. General-Purpose Timer Operation.........7-187.3.3. Selecting Clock......7-197.3.4. Starting/Stopping Timer ..7-197.4. Timer I/O Timing.7-207.4.1. Sampling External Clock Signal ............7-207.4.2. Sampling Capture Trigger Input ............7-217.4.3. Timer Output Timing.......7-22Chapter 8 Universal Asynchronous Receiver/Transmitter (UART)8.1. Overview.8-28.1.1. Block Diagram .....8-38.1.2. Pins.....8-48.1.3. Control Registers..8-58.2. Detailed Control Register Des criptions............8-68.2.1. UART Buffer Register (RBR/THR)............8-68.2.2. UART Shift Registers (TSR and RSR) .......8-68.2.3. FIFO Control Register (FCR) ..8-78.2.4. Line Control Register (LCR).8-88.2.5. Line Status Register (LSR)..8-108.2.6. Modem Control Register (MCR) ..............8-138.2.7. Modem Status Register (MSR) 8-148.2.8. Scratch Pad Register (SCR) 8-158.2.9. Interrupt Identification Register (IIR) .......8-168.2.10. Interrupt Enable Register (IER) ..............8-188.2.11. Divisor Latch (DLL and DLM)...............8-19Contents-48.2.12. Clock Select Register (CSR) 8-208.3. Interrupts during Buffered Operation .............8-218.3.1. Receive Interrupts .....8-218.3.2. Transmit Interrupts....8-238.4. Polled Operation......8-248.5. DMA Transfer Requests.8-248.5.1. TXRDY.............8-248.5.2. RXRDY.............8-25Chapter 9 Serial Communications Interface (SCI)9.1. Overview.9-29.1.1. Block Diagram .....9-39.1.2. Pins.....9-49.1.3. Control Registers..9-49.2. Detailed Control Register Des criptions............9-59.2.1. SCI Transmit Control Register (STCON) ...9-59.2.2. SCI Receive Control Register (SRCON) ....9-69.2.3. SCI Status Register (SCIST) .9-79.2.4. SCI Buffer Register (SBUF) .9-89.2.5. SCI Shift Registers......9-89.2.6. SCI Timer Counter (STMC) .9-89.2.7. SCI Timer Register (STMR) .9-99.2.8. SCI Timer Control Register (STMCON) ....9-99.3. Asynchronous (ASI) Operation 9-109.3.1. Calculating Baud Rate.........9-109.3.2. Frame Formats ...9-119.3.3. Transmitting Data......9-129.3.4. Receiving Data ...9-139.4. Clock Synchronous (CSI) Operation ..............9-149.4.1. Frame Formats ...9-149.4.2. Transmitting Data......9-149.4.2.1. Transmitting as Master .9-159.4.2.2. Transmitting as Slave....9-169.4.3. Receiving Data ...9-179.4.3.1. Receiving as Master......9-179.4.3.2. Receiving as Slave ........9-18Chapter 10 Direct Memory Access Controller (DMAC)10.1. Overview..............10-210.1.1. Block Diagram .10-210.1.2. Pins.10-410.1.3. Control Registers.....10-510.2. Detailed Control Register Des criptions........10-610.2.1. DMA Source Address Register 0 (DSAL0 and DSAH0)...10-610.2.2. DMA Destination Address Register 0 (DDAL0 and DDAH0) .....10-610.2.3. DMA Transfer Count Register 0 (DTC0) .........10-610.2.4. DMA Transfer Request Select Register 0 (DTRS0) ..........10-710.2.5. DMA Channel Mode Register 0 (DCM0) .........10-810.2.6. DMA Source Address Register 1 (DSAL1 and DSAH1).10-1010.2.7. DMA Destination Address Register 1 (DDAL1 and DDAH1) ...10-1010.2.8. DMA Transfer Count Register 1 (DTC1) .......10-1010.2.9. DMA Transfer Request Select Register 1 (DTRS1) ........10-1110.2.10. DMA Channel Mode Register 1 (DCM1) .....10-1210.2.11. DMA Command Register (DCMD) ....10-1410.2.12. DMA End Status Register (DMAEST) .........10-1510.2.13. DMA Status Register (DMAST).........10-1610.2.14. DMA Request Status Register (DREQST)....10-1710.3. Operational Des cription .......10-1810.3.1. Transfer Requests..10-1810.3.2. Addressing Mode ..10-2110.3.3. Transfer Modes .....10-2310.3.4. Access Data Sizes .10-2510.3.5. Channel Priority Order....10-2510.3.6. DMA Transfer End Conditions .............10-2510.4. DMA Transfer Timing .........10-2710.4.1. DMA Transfer Start Timing.10-2710.4.2. Examples of DMA transfer timing ........10-2810.5. Usage Notes.........10-32Chapter 11 Universal Serial Bus Device Controller (USBC)11.1. Overview.............11-211.1.1. Block Diagram11-311.1.2. Pins ................11-411.1.3. Control Registers ...11-411.2. Detailed Control Register Des criptions.......11-611.2.1. Device Address Register (DVCADR) ...11-611.2.2. Device Status Register (DVCSTAT) .....11-611.2.3. Packet Error Register (PKTERR)..........11-711.2.4. FIFO Status Registers (FIFOSTATn, n=1 to 2)................11-811.2.5. Frame Number Register Pair (FRAMEMSB and FRAMELSB) .11-911.2.6. Endpoint Packet Ready Register (PKTRDY)11-1011.2.7. Endpoint 0 Receive Byte Count Register (EP0RXCNT)11-1211.2.8. Endpoint 1 Receive Byte Count Register (EP1RXCNT)11-1211.2.9. Endpoint 2 Receive Byte Count Register (EP2RXCNT)11-1311.2.10.Endpoint 3 Receive Byte Count Register Pair(EP3RXCNTMSB and EP3RXCNTLSB).....11-1411.2.11.Transmit FIFO Buffer Clear Register (CLRFIFO) .........11-1511.2.12. Software Reset Register (SOFTRST) ..11-1511.2.13.Request Setup Registers.11-1611.2.14. Interrupt Enable Registers (INTENBLn, n=1 to 2) ........11-1811.2.15. Interrupt Status Registers (INTSTATn, n=1 to 2) ..........11-1911.2.16.Endpoint 2 DMA Control Register (DMACON2)..........11-2211.2.17.Endpoint 2 DMA Interval Register (DMAINTVL2) ......11-2211.2.18.Endpoint 3 DMA Control Register (DMACON3)..........11-2311.2.19.Endpoint 3 DMA Interval Register (DMAINTVL3) ......11-2411.2.20.Endpoint 0 Receive Control Register (EP0RXCON) .....11-2411.2.21.Endpoint 0 Receive Data Toggle Register (EP0RXTGL) .........11-2511.2.22.Endpoint 0 Receive Payload Register (EP0RXPLD) .....11-2511.2.23.Endpoint 1 Control Register (EP1CON) .......11-2611.2.24.Endpoint 1 Data Toggle Register (EP1TGL) 11-2711.2.25.Endpoint 1 Payload Register (EP1PLD)........11-2711.2.26.Endpoint 0 Transmit Control Register (EP0TXCON)....11-2811.2.27.Endpoint 0 Transmit Data Toggle Register (EP0TXTGL)........11-2811.2.28.Endpoint 0 Transmit Payload Register (EP0TXPLD) ....11-2911.2.29.Endpoint 0 Status Register (EP0STAT) ........11-2911.2.30.Endpoint 2 Control Register (EP2CON) .......11-3011.2.31.Endpoint 2 Data Toggle Register (EP2TGL) 11-31Contents-611.2.32.Endpoint 2 Payload Register (EP2PLD)........11-3111.2.33.EP3 Endpoint 3 Control Register (EP3CON)11-3211.2.34.Endpoint 3 Data Toggle Register (EP3TGL) 11-3311.2.35.Endpoint 3 Payload Register Pair (EP3PLDLSB and EP3PLDMSB)........11-3311.2.36.Endpoint 0 FIFO Buffer Register (EP0RXFIFO/EP0TXFIFO) 11-3411.2.37.Endpoint 1 FIFO Buffer Register (EP1RXFIFO/EP1TXFIFO) 11-3411.2.38.Endpoint 2 FIFO Buffer Register (EP2RXFIFO/EP2TXFIFO) 11-3411.2.39.Endpoint 3 FIFO Buffer Register (EP3RXFIFO/EP3TXFIFO) 11-3511.2.40.Wake-up Control Register (AWKCON)........11-3511.3. Paired FIFO buffers Operation.11-3611.3.1. Bulk (Interrupt) Transfers.11-3611.3.2. Isochronous Transfers....11-3711.4. DMA Transfer Control........11-3911.4.1. Transfer Request Conditions ...............11-3911.4.2. Transfer Request Timing ..11-4011.5. Power Conservation Function 11-4111.6. Usage Notes .......11-42Chapter 12 External Memory Controller (XMC)12.1. Overview.............12-212.1.1. Block Diagram12-312.1.2. Pins ................12-512.1.3. Control Registers ...12-612.1.4. Address Space 12-712.2. Detailed Control Register Des criptions.......12-912.2.1. Bus Width Control Register (BWCON) 12-912.2.2. WAIT Input Control Register (WICON).......12-1012.2.3. Off Time Control Register (OTCON)..12-1112.2.4. Programmable Wait Control Register (PWCON)...........12-1212.2.5. Bus Access Control Register (BACON)........12-1312.2.6. DRAM Bank 2 Control Register (DR2CON)12-1412.2.7. DRAM Bank 3 Control Register (DR3CON)12-1512.2.8. DRAM Bank 2 Access Timing Control Register (AT2CON)....12-1612.2.9. DRAM Bank 3 Access Timing Control Register (AT3CON)....12-1612.2.10.DRAM Bank 2 Programmable Wait Control Register (DW2CON)...........12-1712.2.11.DRAM Bank 3 Programmable Wait Control Register (DW3CON)...........12-1712.2.12.Refresh Timer Counter (RFTCN)........12-1812.2.13.Refresh Cycle Control Register (RCCON)....12-1812.2.14.Refresh Timing Control Register (RTCON)..12-1912.2.15.Refresh Control Register (RFCON).....12-2012.3. Accessing Address Space....12-2212.3.1. Data Bus Width ...12-2212.3.2. Accessing Bank 0/1 External Memory Space12-2312.3.2.1. Basic Access ..12-2312.3.2.2. Wait Cycles....12-2412.3.2.3. Half-Word Access....12-2512.3.3. Accessing Bank 2/3 External Memory (DRAM) Space .12-2612.3.3.1. Address Multiplexing..12-2612.3.3.2. Basic Access ..12-2712.3.3.3. Wait Cycles....12-2812.3.3.4. Half-Word Access....12-3212.3.3.5. Fast page (Burst) Access.............12-3312.3.3.6. Refresh Access.........12-33Contents-712.3.4. External Memory Space Access for All Banks...............12-3712.3.4.1. Off Time Control .....12-3712.3.4.2. Store Buffer....12-3812.3.5. Accessing Bank 0 Internal Memory Space ....12-3912.4. Bus Arbitration...12-4012.4.1. Bus Access Priority........12-4012.4.2. Requesting and obtaining Access to External Bus........ -12-4012.4.3. Bus Lock Operation.......12-4212.5. Standby Modes...12-4312.5.1. Shifting to HALT Mode 12-4312.5.2. Shifting to STOP Mode .12-4312.6. Connecting External Memory 12-4412.6.1. Connecting ROM.12-4412.6.2. Connecting SRAM.........12-4612.6.3. Connecting DRAM........12-48Chapter 13 Electrical Characteristics13.1. Absolute Maximum Ratings ...13-213.2. Recommended Operating Conditions...........13-213.3. DC Characteristics.13-313.4. AC Characteristics.13-413.4.1. Clock Timing ...13-413.4.2. Control Signal Timing.......13-413.4.3. External Bus Timing .........13-513.5. Timing Diagram ....13-613.5.1. Clock Timing ...13-613.5.2. Control Signal Timing.......13-713.5.3. DMA Timing....13-813.5.4. nXWAIT Signal Input Timing ................13-813.5.5. External Bus Release Timing.13-913.5.6. Bank 0, 1 Write Cycle.....13-1013.5.7. Bank 0, 1 Read Cycle......13-1113.5.8. Bank 2, 3 Write Cycle.....13-1213.5.9. Bank 2, 3 Read Cycle......13-1313.5.10. CAS Before RAS (CBR) Refresh........13-1313.5.11. Self-Refresh..13-14AppendixA. List of Control Registers...A-2B. Sample Circuits.........A-8B.1. Crystal Oscillation circuit.......A-8B.2. USB Interface Circuit...A-9B.3. JTAG Interface Circuit.........A-10C. Package DimensionsA-11