V826632M24SA
32M x 64 HIGH PERFORMANCE
UNBUFFERED DDR SDRAM MICRODIMM
MODULE
Features
■
172 Pin Unbuffered 33,554,432 x 64 bit
Organization DDR MICRODIMM Modules
■
Utilizes High Performance 32M x 8 DDR
SDRAM in SOC Packages
■
Single +2.5V (± 0.2V) Power Supply
■
Single +2.6V (± 0.1V) Power Supply for DDR400
■
Programmable CAS Latency, Burst Length, and
Wrap Sequence (Sequential & Interleave)
■
Auto Refresh (CBR) and Self Refresh
■
All Inputs, Outputs are SSTL-2 Compatible
■
8192 Refresh Cycles every 64 ms
■
Serial Presence Detect (SPD)
■
DDR SDRAM Performance
Component Used
t
CK
t
AC
t
AC
Clock Frequency
(max.)
Description
The V826632M24SA memory module is
organized 33,554,432 x 64 bits in a 172 pin memory
module. The 32M x 64 memory module uses 8
ProMOS 32M x 8 DDR SDRAM. The x64 modules
are ideal for use in high performance computer
systems where increased memory density and fast
access times are required.
D3
200
(PC400)
C0
166
B1
143
B0
133
Module Speed
(PC333) (PC266A) (PC266B)
D0
D3
200
(PC400B)
C0
166
(PC333)
B1
143
(PC266A)
B0
133
(PC266B)
Units
MHz
ns
ns
ns
CLK
CLK
Clock Cycle Time
6
Clock Frequency (max.)
CAS Latency = 2.5
6
7
7.5
200
(PC400A)
Clock Cycle Time
5
-
-
Clock Cycle Time CAS Latency = 2
CAS Latency = 3
t
CK
Clock Cycle Time CAS Latency = 2.5
Clock Cycle Time CAS Latency = 3
t
RCD
t
RP
tRP parameter
tRCD parameter
7.5
5
5
3
3
-
7.5
6
5
3
3
7.5
6
-
3
3
7.5
7
-
2
2
10
7.5
-
3
3
V826632M24SA Rev. 1.2 July 2004
1
ProMOS TECHNOLOGIES
Part Number Information
V826632M24SA
V
ProMOS
TYPE
8 : DDR
9 : DDR2
8
2
6 6
3 2
DATA
DEPTH
16 : 16Mb
32 : 32 Mb
64 : 64 Mb
65 : 128 Mb
66 : 256 Mb
M
2
4
S
A
T
G
PCB TYPE
-
D
3
G : GOLD_LEAD PLATING
REFRESH
RATE
0: 4K
1: 2K
2: 8K
3: 1K
BANKS
2 : 2 Banks
4 : 4 Banks
8 : 8 Banks
COMPONENT
REV LEVEL
W : GOLD_LEAD FREE
Y : GOLD_GREEN
L : LOW PROFILE_LEAD PLATING
X : LOW PROFILE_LEAD FREE
Z : LOW PROFILE_GREEN
VOLTAGE
2 : 2.5V
1: 1.8V
DATA WIDTH
& COMP DENSITY
65
66
67
68
69
73
74
75
76
77
X64 using 128M
X64 using 256M
X64 using 512M
X64 using 1G
X64 using 2G
X72 using 128M
X72 using 256M
X72 using 512M
X72 using 1G
X72 using 2G
MODULE TYPE
& COMP WIDTH
COMPONENT PKG
LEAD
T
S
B
D
Z
R
LEAD GREEN PACKAGE
DESCRIPTION
I
J
M
N
P
TSOP
FBGA
BGA
Die-stacked TSOP
Die-stacked FBGA
SPEED
E
F
H
PLATING FREE
BASED ON
184PIN / 240PIN DIMM
UNBUFFERED
184PIN / 240PIN DIMM
REGISTERED
200PIN
SO-DIMM
172PIN
Micro-DIMM
X4 X16 X8
I
N
V
J
O
B
K
U
G
M
I/O INTERFACE
S: SSTL_2
Q: SSTL _18
B0 : PC2100B (133MHz @CL2.5-3-3)
B1 : PC2100A (133MHz @CL2-2-2)
C0 : PC2700 (166MHz @CL2.5-3-3)
D0 : PC3200 (200MHz @CL2.5-3-3)
D3 : PC3200 (200MHz @CL3-3-3)
V826632M24SA Rev. 1.2 July 2004
2
ProMOS TECHNOLOGIES
Block Diagram
CS0
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS
DQS
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS
DQS
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS
DQS
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS
DQS
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DM6
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS
DQS
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS
DQS
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS
DQS
DQS4
DM4
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS
DQS
V826632M24SA
D0
D4
D1
D5
Clock Input
CK0/CK0
CK1/CK1
Clock Wiring
DDR SDRAMs
4 SDRAMs
4 SDRAMs
D2
D6
D3
D7
Serial PD
BA0-BA1
A0 - A12
RAS
CAS
CKE0
WE
BA0-BA1 : SDRAMs D0 - D7
A0 - A12 : SDRAMs D0 - D7
RAS : SDRAMs D0 - D7
CAS : SDRAMs D0 - D7
CKE : SDRAMs D0 - D7
WE : SDRAMs D0 - D7
SA0
SA1
SA2
A0
A1
A2
SCL
SDA
V
DD
/V
DDQ
V
REF
V
SS
V
DDID
0.1uF 0.1uF
0.1uF
D0 - D7
D0 - D7
D0 - D7
D0 - D7
Strap: see Note 4
Notes:
1. DQ-to-I/O wiring is shown as recommended
but may be changed.
2. DQ/DQS/DM/CKE/CS relationships must be
maintained as shown.
3. DQ,DQS, DM/DQS resistors : 22 Ohms.
4. VDDID strap connections
(for memory device VDD, VDDQ) :
STRAP OUT (OPEN): VDD=VDDQ
STRAP IN (
V
SS
): VDD VDDQ
V826632M24SA Rev.1.2 July 2004
3
ProMOS TECHNOLOGIES
Pin Configurations (Front Side/Back Side)
Pin
Front
V826632M24SA
Front Side
Pin
Front
Pin
Front
Pin
Back
Pin
Back Side
Back
Pin
Back
RAS
DQ45
VDDQ
PI
CS0
M BO L
N SY
CS1
CK1#
132
DM5
CK1
134
VSS
V
SS
136
DQ46
138 DQ52
DQ47
140 DQ53
NC
V
DD
142
VDDQ
144
DM6
DQ52
146 DQ54
DQ53
V
SS
148
NC
150 DQ55
VDD
152 DQ60
DM6
V
DD
154
DQ54
156 DQ61
DQ55
DM7
158
VDDQ
V
SS
160
NC
162 DQ62
DQ60
164 DQ63
166
DQ61
V
DD
168
VSS
SA0
170
DM7
SA1
172
DQ62
SA2
DQ63
VDDQ
SA0
SA1
SA2
VDDSPD
VDDQ
62
A5
VREF
32
1
WE
63
DQ24
DQ0
33
2
64
VSS
VSS
34
3
DQ41
65
N
DQ25
DQ1
N
35
PI
4
SY M BOL PI SY M BO L PI SY M BO L PI SY
CAS
L
N
N
M BO
DQS3
36
VSS
1
5
V
REF
DQS0
45
V
DD
87 A10/AP
66
131
V
DD
37
DQS5
3
6
V
SS
DQ2
47
DQS2
89
A4
V
DD
67
133
V
SS
VDD
BA0
68
38
7
DQ0
VDD
DQ42
5
49
DQ18
91
135
V
SS
DQ26
WE#
69
39
8
DQ1
DQ3
DQ43
7
51
V
SS
93
137 DQ48
DQ27
S0#
70
40
9
V
DD
NC
53
VDD
9
DQ19
95
139 DQ49
41
NC
11
10
DQS0
NC
55
DQ24
97
A2
NC
71
141
V
DD
Vss
V
SS
72
42
DQ48
13
11
DQ2
VSS
57
V
DD
99
143 DQS6
A1
43
DQ49
59
DQ25 101 DQ32
73
145 DQ50
15
12
V
SS
DQ8
CB0*
DQ33
74
44
13
DQ3
DQ9
VSS
17
61
DQS3
103
147
V
SS
CB1*
V
DD
75
45
CK2
19
14
DQ8
DQS1
63
V
SS
105
149 DQ51
VDD
DQS4
76
46
CK2
21
15
V
DD
VDDQ
65
DQ26 107
151 DQ56
DQS8*
47
23
16
DQ9
CK1
67
DQ27 109 DQ34
77
153
VDDQ
V
DD
A0
V
SS
78
48
DQS6
25
17
DQS1
CK1
69
V
DD
111
155 DQ57
CB2*
DQ35
79
49
18
V
SS
VSS
DQ50
27
71
DNU
113
157 DQS7
VSS
50
DQ51
DQ10
29
19
DQ10
73
115 DQ40
80
159
V
SS
A12
CB3*
V
DD
81
51
VSS
DQ11
31
20
DQ11
75
A9
117
161 DQ58
BA1
52
77
A7
119 DQ41
82
163
VDDID
DQ59
33
21
V
DD
CKE0
DQ56
Key Key
DQS5
83
121
165
V
DD
35
22
CK0
VDDQ
79
V
SS
DQ32
V
SS
84
53
DQ57
DQ16
37
23
CK0#
81
A5
123
167
SDA
85
VDDQ
54
24
V
SS
DQ17
VDD
39
83
A3
125 DQ42 169
SCL
86
DQ33
55
25
DQ16
DQS7
DQS2
41
85
A1
127 DQ43 171 V
DDSPD
DQS4
V
DD
87
56
DQ58
43
26
DQ17
VSS
129
88
DQ34
57
27
DQ59
A9
89
VSS
58
28
VSS
DQ18
90
BA0
59
29
NC
A7
91
DQ35
60
30
SDA
VDDQ
92
DQ40
61
31
SCL
DQ19
VSS
93
DQ4
94
DQ5
95
VDDQ
96
PI SY M BO L
N
DM0
97
2
V
REF
DQ6
98
4
V
SS
DQ7
99
6
DQ4
VSS
100
8
DQ5
NC
101
10
V
DD
NC
102
12
DM0
A13*
103
14
DQ6
VDDQ
104
16
V
SS
DQ12
105
18
DQ7
DQ13
106
20
DQ12
DM1
107
22
V
DD
VDD
108
24
DQ13
DQ14
109
26
DM1
DQ15
110
28
V
SS
CKE1
111
30
DQ14
VDDQ
112
32
DQ15
BA2*
113
34
V
DD
V
DD
DQ20
114
36
38
V
SS
A12
115
V
SS
VSS
116
40
DQ20
DQ21
117
42
DQ21
A11
118
44
DM2
119
VDD
120
DQ22
121
A8
122
DQ23
123
VSS
124
154
A6
125
155
DQ28
126
156
DQ29
N
157
PI
127
M BO L PI SY M BO L
N SY
128
V
DD
VDDQ
158
46
88
BA1
129
DM2
DM3
159
48
90
V
DD
130
DQ22
A3
92
160
50
RAS#
131
V
SS
DQ30
161
52
94
CAS#
132
DQ23
VSS
162
54
96
DNU
DQ31
133
DQ28
163
56
98
NC
134
V
DD
CB4*
164
58
100
V
SS
135
DQ29
CB5*
165
60
102 DQ36
136
DM3
VDDQ
166
62
104 DQ37
137
V
SS
CK0*
167
64
106
V
DD
138
DQ30
CK0*
168
66
108
DM4
139
DQ31
VSS
169
68
110 DQ38
140
V
DD
DM8*
170
70
112
V
SS
141
CKE0
A10
171
72
114 DQ39
142
A11
CB6*
172
74
116 DQ44
143
A8
VDDQ
173
76
118
V
DD
144
A6
CB7*
174
78
120 DQ45
80
V
Key key
SS
122
DM5
175
82
A4
VSS
124
V
SS
145
176
84
126 DQ46
146
A2
DQ36
177
86
128 DQ47
147
A0
DQ37
178
130
V
DD
148
179
VDD
149
180
DM4
150
181
DQ38
151
182
DQ39
152
183
VSS
153
184
DQ44
Notes:
*
These pins are not used in this module.
Pin Names
Pin
CK0, CK0 CK1, CK1
CS0
CKE0
RAS, CAS, WE
A0 ~ A12
BA0, BA1
DQ0~DQ63
DQS0~DQS7
DM0~DM7
VDD
Pin Description
Differential Clock Inputs
Chip Select Input
Clock Enable Input
Commend Sets Inputs
Address
Bank Address
Data Inputs/Outputs
Data Strobe Inputs/Outputs
Data-in Mask
Power Supply
Pin
VDDQ
VSS
VREF
VDDSPD
SA0~SA2
SCL
SDA
VDDID
DU
NC
Pin Description
DQs Power Supply
Ground
Reference Power Supply
Power Supply for SPD
E
2
PROM Address Inputs
E
2
PROM Clock
E
2
PROM Data I/O
VDD Identification Flag
Do not Use
No Connection
V826632M24SA Rev. 1.2 July 2004
4
ProMOS TECHNOLOGIES
Serial Presence Detect Information
Bin Sort:
D0 (PC3200 @ CL 2.5-3-3)
D3 (PC3200 @ CL 3-3-3)
C0 (PC2700 @ CL 2.5-3-3)
V826632M24SA
B1 (PC2100A @ CL 2-2-2)
B0 (PC2100B @ CL 2.5-3-3)
Byte
#
0
Function Supported
Function described
Defines # of Bytes written into serial memory at mod-
ule manufacturer
Total # of Bytes of SPD memory device
Fundamental memory type
# of row address on this assembly
# of column address on this assembly
# of module Rows on this assembly
Data width of this assembly
.........Data width of this assembly
VDDQ and interface standard of this assembly
DDR SDRAM cycle time at highest CAS Latency
5ns
5ns
Hex value
B0
D0
D3
C0
80h
D0
D3
C0
128bytes
B1
B1
B0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
256bytes
SDRAM DDR
13
10
1 Bank
64 bits
-
SSTL 2.5V
6ns
7ns
7.5ns
50h
50h
65h
08h
07h
0Dh
0Ah
01h
40h
00h
04h
60h
70h
00h
82h
08h
00h
01h
70h
75h
75h
75h
DDR SDRAM Access time from clock at highest CL ±0.65ns ±0.65ns ±0.70ns ±0.75ns ±0.75ns 65h
DIMM configuration type(Non-parity, Parity, ECC)
Refresh rate & type
Primary DDR SDRAM width
Error checking DDR SDRAM data width
Minimum clock delay for back-to-back random col-
umn address
DDR SDRAM device attributes : Burst lengths sup-
ported
DDR SDRAM device attributes : # of banks on each
DDR SDRAM
DDR SDRAM device attributes : CAS Latency sup-
ported
DDR SDRAM device attributes : CS Latency
DDR SDRAM device attributes : WE Latency
DDR SDRAM module attributes
Non-parity, ECC
7.8us & Self refresh
x8
N/A
t
CCD
=1CLK
2,4,8
16
0Eh
17
4 banks
04h
18
2,2.5,3
1Ch
1Ch
0Ch
0Ch 0Ch
19
20
21
0CLK
1CLK
Differential clock /
non Registered
+/-0.2V voltage tolerance
5.0ns
6.0ns
7.5ns
7.5ns
10ns
50h
60h
70h
01h
02h
20h
22
23
24
DDR SDRAM device attributes : General
DDR SDRAM cycle time at second highest CL
DDR SDRAM Access time from clock at second
highest CL
DDR SDRAM cycle time at third highest CL
00h
75h
70h
75h
75h
A0h
75h
±0.65ns ±0.70ns ±0.70ns ±0.75ns ±0.75ns 65h
25
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