M28529-12 datasheet, PDF - EEWORLD Datasheet

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M28529-12: DescriptionATM/SONET/SDH IC, CMOS, PBGA484,; CategoryWireless rf/communication Telecom circuit; File Size3MB，309 Pages; ManufacturerMACOM; Websitehttp://www.macom.com

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M28529-12 Overview

ATM/SONET/SDH IC, CMOS, PBGA484,

M28529-12 Parametric

Parameter Name	Attribute value
Is it Rohs certified?	incompatible
Maker	MACOM
Reach Compliance Code	compliant
JESD-30 code	S-PBGA-B484
Number of terminals	484
Maximum operating temperature	85 °C
Minimum operating temperature	-40 °C
Package body material	PLASTIC/EPOXY
encapsulated code	BGA
Encapsulate equivalent code	BGA484,26X26,40
Package shape	SQUARE
Package form	GRID ARRAY
power supply	1.8,3.3 V
Certification status	Not Qualified
surface mount	YES
technology	CMOS
Telecom integrated circuit types	TELECOM CIRCUIT
Temperature level	INDUSTRIAL
Terminal form	BALL
Terminal pitch	1 mm
Terminal location	BOTTOM
Base Number Matches	1

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M28525/9 Data Sheet

Inverse Multiplexing for ATM (IMA) Family

The M2852x family of devices provides system designers with a complete integrated IMA solution for up to 32 ports.

All devices include a Transmission Convergence block to perform cell delineation, 512 K internal RAM to meet ATM

forum requirements for differential delay compensation and a dual mode (UTOPIA or Serial) PHY layer interface.

Source code for all required software functions is available from Mindspeed. The M28529 supports 32 IMA groups

with 1-32 links per group.

The TC block is capable of bit level cell delineation, which allows for direct connection DSL serial data streams

without a frame sync pulse. Individual ports can be operated in a 'pass thru' mode without the IMA overhead.

The M28529 provides direct connection to 32 serial/interleaved highway links or a PHY side UTOPIA bus. In

addition, an external memory bus allows the differential delay memory to access up to 2 Mbytes of external

RAM.The M28529 supports both version 1.0 and 1.1 of IMA standard AF-PHY-0086.001

Distinguishing Features

• Complete IMA solution in a single package

• 16 port, M28525

• 32 port, M28529

• Field tested software available

• Up to 32 IMA groups with 1-32 links/group

• Supports 50 ms (beyond the IMA standard requirements for 25 ms)

differential delay with 512K Internal memory

• Memory expandable to 2 M bytes via external bus

• UTOPIA level 2 interfaces

• Glueless serial and interleaved highway interfaces to Mindspeed

Framers

• Octet or Bit level cell delineation

• Variable link data rates (64K–8.192 Mb/s)

Functional Block Diagram

M 28529

E x t e rn a l M e m o r y

I n t e rf a c e

T C B lo c k

IMA Bypass Enabled

C e ll

proc es s or

C e ll

proc es s or

TC BLOCK UTOPIA INTERFACE

L in e in t e r f a c e

I n t e rn a l

512Kx8

SR AM

IM A

B lo c k

e x tm e m s e l p in

IMA and TC Enabled

Serial/Interleaved mode enabled

IMA Bypass Enabled

RX FIFO

D if f e r e n t ia l D e la y

m e m o r y in t e r f a c e

R x B lo c k a n d

P as s t hrough

UTOPIA 2 Interface

Registers

low

T x B lo c k a n d

P as s t hrough

TX FIFO

IM A

E n g in e

Interface

TX FIFO

C e ll

proc es s or

C e ll

proc es s or

L in e in t e r f a c e 3 0

L in e in t e r f a c e 3 1

Registers

Control

Status

Clock

O n e Se c

IM A c l o c ks

IMA_SysClk

IMA_RefClk

JTAG

M ic r o

I n te rf a c e

Micro Clk

M ic r o

C l o c ks

OneSecIO

TxTRL[1]

TxTRL[0]

* N o t e : T h e M 2 8 5 2 5 o n ly s u p p o r t s 1 6 T C P o r t s

28529-DSH-001-K

Mindspeed Technologies

Mindspeed Proprietary and Confidential

8KHzIn

Utopia mode enabled

C o u n te r s

T C S ta tu s

R e g i s te r s

T C C o n tr o l

R e g i s te r s

September 2007

PHY Side Interface Pins

PHY Layer

Phy IntFc Sel Pin

ATM Layer UTOPIA Interface Pins

...

IMA and TC Enabled

RX FIFO

UTOPIA 2 interface

high

ATM layer

Table of Contents

Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ii

Revision History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ii

Table of Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . iii

List of Figures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ix

List of Tables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xi

1.0

Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

1.1

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1

1.1.1

1.1.2

Introduction to IMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1

Introduction To Inverse Multiplexing for ATM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1

1.1.2.1

IMA Framing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2

1.1.2.2

1.1.2.3

1.1.2.4

1.1.2.5

1.1.3

IMA Control Protocol Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4

Link State Machine. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7

Transmit Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7

Differential Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7

Software Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8

1.1.3.1

Software Subsystems. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10

1.1.3.2

1.1.3.3

1.1.3.4

1.1.3.5

1.1.3.6

Configuration (CF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10

Diagnostics (DG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10

Failure Monitoring (FM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10

Performance Monitoring (PM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10

Group State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10

1.2

Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11

1.2.1

1.2.2

1.2.3

1.2.4

IMA Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11

Diagnostics/Loopbacks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12

Cell Delineation Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12

Control and Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12

1.2.4.1

Microprocessor Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12

1.2.4.2

1.2.4.3

1.2.4.4

ATM Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12

PHY Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13

Counters/Status Register Section. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13

1.3

1.4

General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13

Applications. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14

1.4.1

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14

28529-DSH-001-K

Mindspeed Technologies

Mindspeed Proprietary and Confidential

iii

Table of Contents

1.5

1.4.2

DSLAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15

1.4.3

Wireless NodeB/RNC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15

Pin Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16

1.5.1

Pin Diagram and Definitions (UTOPIA-to-Serial Configuration) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17

1.5.2

Pin Diagram and Definitions (UTOPIA-to-UTOPIA Configuration) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38

1.5.3

Interleaved Highway Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59

Stand Alone Cell Delineation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65

Source Loopbacks (UTOPIA-to-Serial Configuration Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66

1.7.1

Source Loopback Mode 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66

1.7.2

Source Loopback Mode 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66

Far-End Line Loopback (Serial Configuration Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67

IMA Line Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

1.6

1.7

1.8

1.9

1.10 IMA System Loopbacks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

1.10.1 IMA System Loopback 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

1.10.2 IMA System Loopback 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

1.11 Reference Designs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

1.12 IMA Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

1.12.1

1.12.2

IMA Link Rates. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73

Clock Input Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73

1.12.2.1 Aggregate Cell Bandwidth . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73

1.12.2.2

1.12.2.3

1.12.3

1.12.4

Serial Clock Sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74

Clock Generator Reference. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75

Summary Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75

Typical Clock Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76

1.12.4.1 Serial Mode (using internal TC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76

1.12.4.2

UTOPIA Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78

IMA Internal Timing Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80

1.12.5.1 T1/E1 Using Internal Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80

1.12.5.2

DSL/T1/E1 Using UTOPIA-to-UTOPIA Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .82

1.12.5

1.13 UTOPIA Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84

1.13.1

1.13.2

1.13.3

General UTOPIA Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85

UTOPIA 8-bit and 16-bit Bus Widths (PHY and ATM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85

UTOPIA Interface Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86

1.13.3.1 IMA UTOPIA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86

1.13.3.2

1.13.3.3

TC Block UTOPIA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .87

PHY-Side UTOPIA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .88

1.13.4 Dual Clav/Enb Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89

1.14 Transmission Convergence Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89

1.14.1

1.14.2

ATM Cell Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89

1.14.1.1 HEC Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89

ATM Cell Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90

1.14.2.1 Cell Delineation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90

1.14.2.2

1.14.2.3

1.14.2.4

Cell Delineation Control Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92

Cell Screening . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93

Cell Scrambler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94

28529-DSH-001-K

Mindspeed Technologies

Mindspeed Proprietary and Confidential

Table of Contents

1.14.2.5

1.15.1

Framing Modes (UTOPIA-to-Serial Configuration) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95

1.15 General Issues. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .105

Micro Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .105

1.15.1.1 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .105

1.15.1.2

Counters (TC Block Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106

2.0

Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

2.1

2.2

Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111

TC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150

2.2.1

2.2.2

2.2.3

2.2.4

2.2.5

2.2.6

2.2.7

2.2.8

2.2.9

2.2.10

2.2.11

2.2.12

2.2.13

2.2.14

2.2.15

2.2.16

2.2.17

2.2.18

2.2.19

2.2.20

2.2.21

2.2.22

2.2.23

2.2.24

2.2.25

2.2.26

2.2.27

2.2.28

2.2.29

2.2.30

2.2.31

2.2.32

2.2.33

2.2.34

2.2.35

2.2.36

2.2.37

2.2.38

2.2.39

0x00—SUMINT (Summary Interrupt Indication Status Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150

0x01—ENSUMINT (Summary Interrupt Control Register). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151

0x04—PMODE (Port Mode Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152

0x05—IOMODE (Input/Output Mode Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153

0x08—CGEN (Cell Generation Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .154

0x09—HDRFIELD (Header Field Control Register). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155

0x0A—IDLPAY (Transmit Idle Cell Payload Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .155

0x0B—ERRPAT (Error Pattern Control Register). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .156

0x0C—CVAL (Cell Validation Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .156

0x0D—UTOP1 (UTOPIA Control Register 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157

0x0E—UTOP2 (UTOPIA Control Register 2) (TC Block). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157

0x0F—UDF2 (UDF2 Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158

0x10—TXHDR1 (Transmit Cell Header Control Register 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158

0x11—TXHDR2 (Transmit Cell Header Control Register 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159

0x12—TXHDR3 (Transmit Cell Header Control Register 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159

0x13—TXHDR4 (Transmit Cell Header Control Register 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .160

0x14—TXIDL1 (Transmit Idle Cell Header Control Register 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .160

0x15—TXIDL2 (Transmit Idle Cell Header Control Register 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161

0x16—TXIDL3 (Transmit Idle Cell Header Control Register 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161

0x17—TXIDL4 (Transmit Idle Cell Header Control Register 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .162

0x18—RXHDR1 (Receive Cell Header Control Register 1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .162

0x19—RXHDR2 (Receive Cell Header Control Register 2). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .163

0x1A—RXHDR3 (Receive Cell Header Control Register 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .163

0x1B—RXHDR4 (Receive Cell Header Control Register 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164

0x1C—RXMSK1 (Receive Cell Mask Control Register 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164

0x1D—RXMSK2 (Receive Cell Mask Control Register 2). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .165

0x1E—RXMSK3 (Receive Cell Mask Control Register 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .165

0x1F—RXMSK4 (Receive Cell Mask Control Register 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .166

0x20—RXIDL1 (Receive Idle Cell Header Control Register 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .166

0x21—RXIDL2 (Receive Idle Cell Header Control Register 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .167

0x22—RXIDL3 (Receive Idle Cell Header Control Register 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .167

0x23—RXIDL4 (Receive Idle Cell Header Control Register 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .168

0x24—IDLMSK1 (Receive Idle Cell Mask Control Register 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .168

0x25—IDLMSK2 (Receive Idle Cell Mask Control Register 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .169

0x26—IDLMSK3 (Receive Idle Cell Mask Control Register 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .169

0x27—IDLMSK4 (Receive Idle Cell Mask Control Register 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170

0x28—ENCELLT (Transmit Cell Interrupt Control Register). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170

0x29—ENCELLR (Receive Cell Interrupt Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .171

0x2C—TXCELLINT (Transmit Cell Interrupt Indication Status Register) . . . . . . . . . . . . . . . . . . . . . . . .171

28529-DSH-001-K

Mindspeed Technologies

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	M28529-12	M28525G-12	M28525-12
Description	ATM/SONET/SDH IC, CMOS, PBGA484,	ATM/SONET/SDH IC, CMOS, PBGA484,	ATM/SONET/SDH IC, CMOS, PBGA484,
Is it Rohs certified?	incompatible	conform to	incompatible
Maker	MACOM	MACOM	MACOM
Reach Compliance Code	compliant	compliant	compliant
JESD-30 code	S-PBGA-B484	S-PBGA-B484	S-PBGA-B484
Number of terminals	484	484	484
Maximum operating temperature	85 °C	85 °C	85 °C
Minimum operating temperature	-40 °C	-40 °C	-40 °C
Package body material	PLASTIC/EPOXY	PLASTIC/EPOXY	PLASTIC/EPOXY
encapsulated code	BGA	BGA	BGA
Encapsulate equivalent code	BGA484,26X26,40	BGA484,26X26,40	BGA484,26X26,40
Package shape	SQUARE	SQUARE	SQUARE
Package form	GRID ARRAY	GRID ARRAY	GRID ARRAY
power supply	1.8,3.3 V	1.8,3.3 V	1.8,3.3 V
Certification status	Not Qualified	Not Qualified	Not Qualified
surface mount	YES	YES	YES
technology	CMOS	CMOS	CMOS
Telecom integrated circuit types	TELECOM CIRCUIT	TELECOM CIRCUIT	TELECOM CIRCUIT
Temperature level	INDUSTRIAL	INDUSTRIAL	INDUSTRIAL
Terminal form	BALL	BALL	BALL
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