How to write a testbench for a 19-bit counter in verilog hdl?

爱吃饼子的喵

How to write a testbench for a 19-bit counter in verilog hdl? [Copy link]

modulecounter(inclk,rst_n,en,out);

input inclk,rst_n,en;

output[18:0] out;

reg[18:0] out,value_r;

always @(posedge inclk ornegedge rst_n)

  if(～rst_n) value_r<=19'b0;

  else

  if(en)

    begin

    value_r<=value_r+19'h1;

    end

  else

  if(!en)

   begin

   out<=value_r;

   value_r<=0;  

   end

initial value_r<=0;

endmodule
以上为该计数器的源程序。
谢谢。
自己尝试了好多遍编写testbench，总是有问题。

ichunt

Eliminate zero replies and wait for the master to explain. Xiaobai doesn't understand~

我就是ic小白

4. module        tb_count();
6. reg        inclk;
7. reg        rst_n;
8. reg        en;
10. wire[18:0] out;
13. initial
14.         begin
15.                 inclk  = 0        ;
16.                 rst_n <= 0        ;
17.                 en    <= 0        ;
18.                 #50
19.                 rst_n <= 1        ;
20.         end
21. always #5        inclk = ~inclk        ;
22. always #100        en    <= ~en        ;
24. counter        counter_inst(
25.         .inclk        (inclk         ),
26.         .rst_n        (rst_n         ),
27.         .en        (en         ),
28.         .out     (out     )
29.         );
30.        
31. endmodule

复制代码

yijubao

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